【正文】 硬件描述語言設(shè)計(jì)ALU的方法。4．掌握數(shù)據(jù)的暫存和分時(shí)傳送的方法。四、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)8bit ALU,實(shí)現(xiàn)兩個(gè)8bit二進(jìn)制數(shù)的算術(shù)運(yùn)算和邏輯運(yùn)算, ★算術(shù)運(yùn)算(加、減)?！镞壿嬤\(yùn)算(與、或、置清0)。實(shí)驗(yàn)要求：。?輸入: 只有8個(gè)開關(guān),如何分時(shí)輸入數(shù)據(jù)?輸出: 8個(gè)指示燈(數(shù)據(jù)),1個(gè)指示燈(進(jìn)位/借位)模式控制:(算術(shù) / 邏輯)運(yùn)算方式控制:(+、/ and、or、set、clr)分時(shí)控制位:(輸入數(shù)據(jù)的使能端)數(shù)據(jù)輸入控制脈沖:五、實(shí)驗(yàn)原理： 實(shí)驗(yàn)原理圖如圖一：圖一由圖可知,ALU模塊有四個(gè)輸入,分別為寄存器A、B,模式控制端M與邏輯/算術(shù)運(yùn)算方式控制端SE。輸出為四位的D，同時(shí)還有一個(gè)進(jìn)位/借位端cout。其中M端為一位的輸入，當(dāng)M=1時(shí)，模塊將用于邏輯運(yùn)算，而M=0時(shí)，模塊將進(jìn)行算術(shù)運(yùn)算。而兩種運(yùn)算模式下，兩位的輸入端SE的不同的值又將控制+、/ and、or、set、clr等不同的運(yùn)算方式。所以可以考慮采用if..else..結(jié)合case模塊的方式來實(shí)現(xiàn)always塊中的功能描述。六、實(shí)驗(yàn)器材：PC機(jī)、Xilinx 集成開發(fā)壞境、pq208芯片一塊七、實(shí)驗(yàn)步驟：在Xilinx 集成開發(fā)壞境中輸入實(shí)驗(yàn)代碼，保存并驗(yàn)證其正確性；將模塊中使用到的開關(guān)與pq208的各個(gè)引腳的標(biāo)號對應(yīng)起來，并在xilinx中將其設(shè)置好；將所需的開關(guān)與pq208的對應(yīng)引腳用電線連接起來，之后將驗(yàn)證正確的代碼下載到pq208芯片中；根據(jù)實(shí)驗(yàn)要求操作各開關(guān)，觀察指示燈的結(jié)果以驗(yàn)證實(shí)驗(yàn)的正確性；實(shí)驗(yàn)代碼如下：module alu(A,B,M,SE,D,cout)。input [3:0] A。input [3:0] B。input M。input [1:0] SE。output [3:0] D。output cout。reg [3:0] D。reg cout。always @(A,B,M,SE)begin// 邏輯運(yùn)算模式 if(M)begin case(SE)239。b00:D=Aamp。B。//與運(yùn)算 239。b01:D=A|B。//或運(yùn)算 239。b10:D=439。b1111。//置1 239。b11:D=439。b0000。//置0 endcase endelse //算術(shù)運(yùn)算模式begincase(SE)239。b00: {cout,D}=A+B。//加法運(yùn)算 239。b01:{cout,D}=A+B。239。b10: {cout,D}=AB。//減法運(yùn)算 239。b11:{cout,D}=AB。endcase end end endmoduleI/O 端口與指示燈的連接方式： A[3:0] 與K1，K2，K3，K4相連，B[3:0]與K5，K6，K7，K8相連，M與K10相連，SE與K12，K11相連，cout與L5相連，輸出端D[3:0]分別與L4,L3，L2，L1相連。八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：電路圖如圖二、三所示：圖二圖三 圖三中，當(dāng)輸入為01時(shí)，發(fā)現(xiàn)指示燈結(jié)果如為D[3:0]=1111 且cout=1。分析后可知，這個(gè)結(jié)果是由于1的四位二進(jìn)制補(bǔ)碼表示為1111。九、總結(jié)、改進(jìn)建議及心得體會：通過本次實(shí)驗(yàn)，我不僅完成了Verilog HDL語言從書本知識到實(shí)踐的轉(zhuǎn)化，同時(shí)也加深了對計(jì)算機(jī)CPU中的ALU模塊的各種功能的了解。把自己設(shè)計(jì)的ALU模塊加載到pq208芯片上進(jìn)行仿真驗(yàn)證，非常好地鍛煉了我的動(dòng)手能力，看到自己寫出的代碼能夠有實(shí)質(zhì)性的成果展示也更好的調(diào)動(dòng)了我的積極性?？傮w來說，這次實(shí)驗(yàn)是非常有收獲的。電 子 科 技 大 學(xué)實(shí)驗(yàn)報(bào)告一、實(shí)驗(yàn)二：存貯器設(shè)計(jì)實(shí)驗(yàn)二、實(shí)驗(yàn)室名稱：主樓A2411 實(shí)驗(yàn)學(xué)時(shí)：4三、實(shí)驗(yàn)?zāi)康模?．掌握存貯器的讀寫控制方法，(讀信號、寫信號、片選信號)。2．掌握存儲器的字?jǐn)U展和位擴(kuò)展方法。3．掌握用硬件描述語言設(shè)計(jì)存貯器的方法。4．了解存儲器種類、工作原理和特點(diǎn)。四、實(shí)驗(yàn)原理： 實(shí)驗(yàn)原理圖如下圖：分析上圖可知，我們要把16*4的存儲器擴(kuò)展為一個(gè)32*8的存儲器模塊，總共需要4塊16*4的存儲器模塊。我們首先需要把兩塊16*4的模塊連接在一起擴(kuò)展為一塊16*8的存儲器模塊，再對兩塊16*8的模塊進(jìn)行字?jǐn)U展，最終把它們擴(kuò)展為一塊32*8的靜態(tài)存儲器模塊。五、實(shí)驗(yàn)內(nèi)容：用字?jǐn)U展和位擴(kuò)展的方式，設(shè)計(jì)一個(gè)32X8的靜態(tài)存儲器，能夠?qū)ζ潆S機(jī)的讀寫。其中：32表示地址的尋址空間大小，8表示數(shù)據(jù)單元的位數(shù)。要求：1．設(shè)計(jì)一個(gè)16X4的可隨機(jī)讀寫的存儲器模塊。2．利用16X4存儲器模塊，如何通過級連實(shí)現(xiàn)32X8的存儲器的功能。3．?dāng)?shù)據(jù)、地址的輸入/輸出數(shù)據(jù)/地址的輸入：開關(guān)控制。數(shù)據(jù)的輸出：指示燈顯示。4．控制信號片選：低有效。讀：低有效。寫：上升沿有效。六、實(shí)驗(yàn)器材：PC機(jī)、Xilinx 集成開發(fā)壞境、pq208芯片一塊七、實(shí)驗(yàn)步驟：把兩塊16*4的存儲器模塊位擴(kuò)展為16*8的存儲器模塊；繼續(xù)把兩塊16*8的存儲器模塊字?jǐn)U展為一塊32*8的存儲器模塊；在Xilinx 集成開發(fā)壞境中把寫好的實(shí)驗(yàn)代碼保存；將模塊中使用到的開關(guān)與pq208的各個(gè)引腳的標(biāo)號對應(yīng)起來，將所需的開關(guān)與pq208的對應(yīng)引腳用電線連接起來，之后將驗(yàn)證正確的代碼下載到pq208芯片中；根據(jù)實(shí)驗(yàn)要求操作各開關(guān)，對存儲器進(jìn)行讀寫操作并觀察指示燈的結(jié)果以驗(yàn)證實(shí)驗(yàn)的正確性；實(shí)驗(yàn)代碼如下： 16*4存儲器設(shè)計(jì)模塊module ram16_4(din,addr,wr,rd,cs,dout)。parameter D_WIDTH = 4。parameter A_WIDTH = 4。input[D_WIDTH1:0] din。//D[3:0] input[A_WIDTH1:0] addr。//AD[3:0] input wr,rd,cs。output[D_WIDTH1:0]dout。reg [D_WIDTH1:0] ram [(2**A_WIDTH)1:0]。//16*4wire [D_WIDTH1:0] dout。always @(posedge wr)if(!cs)ram[addr] assign dout =(!(rd||cs))?ram[addr]:439。bzzzz。//rd cs同時(shí)為低電平ram[addr] endmodule 16*8存儲器設(shè)計(jì)模塊module ram16_8(d,ad,wr,rd,cs,dout)。input[4:0] ad。input[7:0] d。input wr,rd,cs。output[7:0] dout。ram16_4 m1(.din(d[3:0]),.addr(ad[3:0]),.wr(wr),.rd(rd),.cs(ad[4]|cs),.dout(dout[3:0]))。ram16_4 m2(.din(d[7:4]),.addr(ad[3:0]),.wr(wr),.rd(rd),.cs(~ad[4]|cs),.dout(dout[7:4]))。endmodule32*8存儲器設(shè)計(jì)模塊module ram32_8(d,ad,wr,rd,cs,dout)。input[4:0] ad。input[7:0] d。input wr,rd,cs。output[7:0] dout。ram16_8 ram16_8_1(.d(d[3:0]),.ad(ad[3:0]),.wr(wr),.rd(rd),.cs(ad[4]|cs),.dout(dout[3:0]))。ram16_8 ram16_8_2(.d(d[7:4]),.ad(ad[3:0]),.wr(wr),.rd(rd),.cs(~ad[4]|cs),.dout(dout[7:4]))。endmodule八、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：實(shí)驗(yàn)結(jié)果圖如下：九、總結(jié)、改進(jìn)建議及心得體會：本實(shí)驗(yàn)對存儲器模塊進(jìn)行了字?jǐn)U展和位擴(kuò)展，將16*4的模塊擴(kuò)展為32*8的存儲器模塊，加深了我對于存儲器擴(kuò)展這部分知識的理解，同時(shí)讓我對于Verilog HDL語言中的模塊調(diào)用這部分的機(jī)制有了更深入的體會。在驗(yàn)證實(shí)驗(yàn)結(jié)果的環(huán)節(jié)，自己動(dòng)手操作對存儲器模塊進(jìn)行讀寫操作也使我對于存儲器這個(gè)計(jì)算機(jī)的重要組成部分有了一個(gè)更加感性的認(rèn)識，對于它的尋址方式，片選邏輯等機(jī)制都有了更深層次的掌握。