【導讀】在現(xiàn)階段，溫控風扇的設計已經(jīng)有了一定的成效，可以使風扇根據(jù)環(huán)境溫。時能自動停止風扇的轉(zhuǎn)動，實現(xiàn)智能控制。隨著FPGA在各個領域的廣泛應用，本設計采用ALTER公司Cyclone-VFPGA作為控制器，利用溫度傳感器DS18B20. 調(diào)速的PWM脈沖信號傳遞給L298N電機驅(qū)動芯片以驅(qū)動并控制直流電機的轉(zhuǎn)速。蜂鳴器用于提示按鍵成功，LED燈用于檔位提示并方便使用者夜間操。為了讓風扇能夠直接由220V直接供電，文中對電源進行了單獨的設計，讓其。更具有使用價值。

　　

【正文】 n 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方 EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系 統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛的應用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和HardCopy 設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。 程序各部分調(diào)試 重慶大學本科學生畢業(yè)設計 （論文） 4 軟件設計與仿真 22 程序調(diào)試過程，采用了分塊調(diào)試的方法，這樣不僅便于找出各模塊程序的問題，而且有利于整體程序的調(diào)試。調(diào)試和編譯用到的軟件為： Quartus II。 數(shù)碼管顯示部分的調(diào)試 對數(shù)碼管顯示部分程序進行人為的賦值，如對其顯示變量 intmd, indwd 賦,2，去觀察數(shù)碼管是否能夠正確的進行顯示 顯 示 ,2，如若不能，則修改顯示程序，直至能夠正確顯示，然后進行下一模塊的調(diào)試。 數(shù)碼管顯示程序 部分程序如下： always@(i) begin case(i) 239。d0: begin sm_bit=839。b1111_1110。 disp_dat=intmd[3:0]。//display the [3:0] of the tempreture and choose the leftest bit end 239。d1: begin sm_bit=839。b1111_1101。 disp_dat=intmd[7:4]。 end 239。d2: begin sm_bit=839。b1111_1011。 disp_dat=intmd[11:8]。 end 239。d3: begin sm_bit=839。b1011_1111。 disp_dat=indwd。 end default:sm_bit=839。b000_0000。 endcase end 重慶大學本科學生畢業(yè)設計 （論文） 4 軟件設計與仿真 23 矩陣鍵盤輸入部分的調(diào)試 首先不用加入內(nèi)部控制或者算法程序，直接將矩陣鍵盤輸入程序與數(shù)碼管顯示程序?qū)樱脭?shù)碼管顯示的值去檢驗矩陣鍵盤輸入程序是否正常，能否得到正確的鍵入值，如若不能，修改鍵入程序，直至能夠正確輸入，然后進行下一模塊的調(diào)試 。鍵盤輸入程序 部分程序如下： always@(posedgesys_clk or negedgesys_rstn)//give the indwd begin if(!sys_rstn) get_key=839。d11。 else begin case(key_low) 539。b00001:get_key=839。d1。 539。b00010:get_key=839。d2。 539。b00100:get_key=839。d3。 539。b01000:get_key=839。d10。 539。b10000:get_key=839。d11。 default:get_key=get_key。 endcase end end 溫度傳感器測溫程序的調(diào)試 同樣先不加入內(nèi)部控制或者算法程序，直接將數(shù)碼管顯示程序與其對接，用數(shù)碼管顯示的值去檢查測溫程序是否正常，若不能，修改測溫程序，直至能夠正確測得溫度并顯示，然后進入下一模塊的調(diào)試 。溫度獲得程序 部分程序如下： case (state) S00 : begin temperature_buf= 1639。h001F。 state = S0。 end S0 : begin // rst t_1us_clear = 1。 one_wire_buf= 0。 state = S1。 重慶大學本科學生畢業(yè)設計 （論文） 4 軟件設計與仿真 24 end S1 : begin t_1us_clear = 0。 if (t_1us == 500) //down 500us begin t_1us_clear = 1。 one_wire_buf= 139。bZ。 //up state = S2。 end end PWM 調(diào)試程序的調(diào)試 直接人為賦轉(zhuǎn)速信息，并結合硬件電路進行調(diào)試， 看風扇轉(zhuǎn)速是否符號相應的要求，若不符合，則修改 PWM 程序，直至能 夠精準控制風扇轉(zhuǎn)速，然后進入下一模塊的調(diào)試。 PWM 調(diào)試程序 部分程序如下： always@(tm) begin if(tm220) pwm_count=2139。h1f_ffff。//full speed runing else if(tm150) pwm_count=2139。d0。// stop the fan else if(15==(intmp[11:8]*10+intmp[7:4]))//if the tempreture too low to run the machine,give it a power pwm_count=2139。d299590。 else pwm_count=(tm150)*29959。//(256/8)=31 end 算法及整體程序的調(diào)試 在上述各模塊的調(diào)試都正確無誤的情況下，再進行算法及整體程序的調(diào)試，直接將各個模塊程序接口與之相對應即可，并結合硬件電路，看所設計的程序是否符合設計要求，以及程序是否正確無誤，若有錯誤之處，進行修改直至程序運行正常。 頂層程序 部分程序如下 ： key_debounced1(.sys_clk(sys_clk),.sys_rstn(sys_rstn),.key_in(key_in),.get_key(indwd))。 重慶大學本科學生畢業(yè)設計 （論文） 4 軟件設計與仿真 25 tmgeta1(.sys_clk(sys_clk),.sys_rstn(sys_rstn),.one_wire(one_wire),.temperature(temperature))。 displayb1(.sys_clk(sys_clk),.sys_rstn(sys_rstn),.intmd(temperature),.indwd(indwd),.sm_seg(out_seg),.sm_bit(out_bit))。 pwm_outc1(.sys_clk(sys_clk),.sys_rstn(sys_rstn),.intmp(temperature_temp),.enable(enable))。 系統(tǒng)整體仿真 程序使用 ModelSim 軟件進行仿真， Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL和 Verilog 混合仿真的仿真器。它采用直接優(yōu)化的編譯 技術、 Tcl/Tk 技術、和單一內(nèi)核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護 IP 核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是 FPGA/ASIC 設計的首選仿真軟件。 其主要性能特性如下： ① RTL 和門級優(yōu)化，本地編譯結構，編譯仿真速度快，跨平臺跨版本仿真； ② 單內(nèi)核 VHDL 和 Verilog 混合仿真； ③ 源代碼模版和助手，項目管理； ④ 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流 ChaseX、 Signal Spy、虛擬對象 Virtual Object、 Memory 窗口、 Assertion 窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能； ⑤ C 和 Tcl/Tk 接口， C 調(diào)試； ⑥ 對 SystemC 的直接支持，和 HDL 任意混合； ⑦ 支持 SystemVerilog 的設計功能； ⑧ 對系統(tǒng)級描述語言的最全面支持， SystemVerilog， SystemC， PSL， ASIC Sign off。 ⑨ 可以單獨或同時進行行為（ behavioral）、 RTL 級、和門級（ gatelevel）的代碼。 程序 仿真時序如圖 所示。 圖 仿真時序圖 重慶大學本科學生畢業(yè)設計 （論文） 4 軟件設計與仿真 26 如仿真圖所示， sys_clk， sys_rstn 為系統(tǒng)時鐘與系統(tǒng)復位信號； indwd 為檔位輸入 ， a 即表示此刻選擇的是 自動模式； temprerature 為當前溫度 值 ； out_seg,out_bit分別控制數(shù)碼管的段選和位選 ，通過轉(zhuǎn)換可以看出，其顯示的值為溫度值和檔位信息 ； enable 控制 PWM 信號， out_contr 為 10，即控制電機的轉(zhuǎn)向，此時順時針轉(zhuǎn)動； led 為 0，即此時 4 顆 LED 燈全亮。顯然當溫度由 度變到 度時溫度時， PWM 信號明顯變化， 即轉(zhuǎn)速隨溫度升高而加快， 仿真 結果 符合設計的初衷。 實物裝置圖 實物裝置圖如圖 所示。 圖 實物裝置圖重慶大學本科學生畢業(yè)設計（論文）結束語 27 結束語 經(jīng)過這次畢業(yè)設計，我覺得自己學到了不少東西。歸納起來，主要有以下幾點： （ 1） 大學 期間主要是學習 基礎理論知識，并未真正地去應用和實踐。但是經(jīng)過這次畢業(yè)設計，我接觸到了更多平時沒有接觸到的儀器設備、元器件以及相關的使用調(diào)試經(jīng)驗，發(fā)現(xiàn)了自己很多不足之處。我還體會到了所學理論知識的重要性：知識掌握得越多，設計 才可能 更全面、更順利 ，視野才能更寬廣 。 （ 2） 畢業(yè)設計能夠從理論設計和工程實踐相結合、鞏固基礎知識與培養(yǎng)創(chuàng)新意識相結合、個人作用和集體協(xié)作相結合等方面全面的培養(yǎng)學生的 綜 合 素質(zhì)。這些 對 我在將來的工作和學習當中都會有很大的幫助。 （ 3） 學會了怎樣查閱資料和利用工具書。一個人不可能什么都學過，什么都懂，因此，當在設計過程中需要用一些不曾學過的東西時，就要去有針對性地查找資料，然后加以吸收利用，以提高自己的應用能力，而且還能增長自己見識，補充最新的專業(yè)知識。 （ 4） 實踐能力得到了進一步提高，在調(diào)試過程中積累了一些經(jīng)驗 ,學會了如何解決調(diào)試過程中遇到的一些問題，如何進行程序查錯 。 （ 5） 與此同時，此次畢業(yè)設計讓我對 FPGA 有了深層次了解，學會了 FPGA開發(fā)所需的常用軟件，對嵌入式的軟 硬設計思路也有了進一步的了解，使我對這一行業(yè)產(chǎn)生了濃厚的興趣。 （ 6） 畢業(yè)設計培養(yǎng)了嚴肅認真和實事求是的 學習 態(tài)度。同學之間的友誼互助也充分的在畢業(yè)設計當中體現(xiàn)出來了 。 重慶大學本科學生畢業(yè)設計（論文）致謝 28 致 謝 籍此論文結束之際，我要向我所有的良師益友表以深深的謝意。 首先要感謝我的論文指導老師 ——潘銀松 老師。在本論文的謀篇布局、編寫、修改各個方面 他 都給了我很多的寶貴意見和建議 。在這幾周里，潘老師平易近人，時常與我保持交流，關心我的設計