【導(dǎo)讀】供了一種新的途徑。目前對(duì)CR的研究才剛剛起步，為了消除爭議，驗(yàn)證CR理論，為。件框架設(shè)計(jì)與實(shí)現(xiàn)以及對(duì)降低CR實(shí)驗(yàn)系統(tǒng)終端發(fā)送信號(hào)峰均比算法的研究。提出基帶處理母板和中頻子。板、控制子板分離的結(jié)構(gòu)設(shè)計(jì)方案，針對(duì)基帶處理母板提出3DSP+FPGA的硬件架構(gòu)，擴(kuò)展插槽，有效的提高了實(shí)驗(yàn)系統(tǒng)的數(shù)據(jù)傳輸速率。在發(fā)送和接收DSP中基于DSP/BIOS設(shè)計(jì)了實(shí)時(shí)多任務(wù)系統(tǒng)程。論文隨后針對(duì)CR實(shí)驗(yàn)系統(tǒng)終端發(fā)送信號(hào)峰均比過高導(dǎo)致誤碼上升的問題提?；趯?shí)驗(yàn)系統(tǒng)終端的組網(wǎng)實(shí)驗(yàn)以及認(rèn)知無線電算法驗(yàn)證實(shí)驗(yàn)正在逐步開展，本研究得到國家高技術(shù)研究發(fā)展“863計(jì)劃”資助項(xiàng)目；陜西省科技攻關(guān)計(jì)劃項(xiàng)目。；陜西省自然科學(xué)基金資助項(xiàng)目資助。

　　

【正文】 ，主要由 3 塊 DSP 和 1 塊 FPGA 組成 。 中頻模塊分為中頻發(fā)送模塊、 中頻接收模塊 和中頻檢測模塊 ，中頻模塊 包括 了數(shù)字上 /下變頻器 ， 高速的 AD、 DA 器件以及 模擬中頻電路。射頻模塊包括數(shù)控捷變頻模塊和捷變高頻頭，因?yàn)?實(shí)驗(yàn)系統(tǒng) 工作在電視頻段，因此射頻模塊采用市場上成熟的電視射頻模塊。 圖 22 CR 實(shí)驗(yàn)系統(tǒng)終端硬件總體設(shè)計(jì)框圖 西安交通大學(xué)碩士學(xué)位論文 8 論文作者 主要 完成了基帶處理模塊和中頻 各 模塊的硬件電路設(shè)計(jì)和實(shí)現(xiàn)，下面對(duì)基帶處理模塊和中頻模塊詳細(xì)展開闡述。 基帶 處理 母板硬件 電路設(shè)計(jì) 與實(shí)現(xiàn) 基帶母板的主體框架 主要 包括三 塊 TI 公司高端 定點(diǎn) DSP(TI TMS3206416TGLZ7)和 一 塊 Altera 公司高端 FPGA(Stratix II EP2S30F672C5)， 四塊子板擴(kuò)展插槽，以及外圍的存儲(chǔ)芯片和電源模塊電路 。 實(shí)驗(yàn)系統(tǒng)終端 采用 全雙工 工作 方式， 并且 實(shí)時(shí)檢測頻譜空穴和授權(quán)用戶； 算法任務(wù)非常復(fù)雜，而 各種 算法任務(wù)基本 上 都在基帶母板上實(shí)現(xiàn) 。 因此 基帶母板 采用 多 通道設(shè)計(jì)方式 ， 同時(shí) 將算法任務(wù)按 所屬通道 進(jìn)行 分類 ，使用 三 塊 DSP 分別負(fù)責(zé) 各自 通道的算法 任務(wù)。 實(shí)驗(yàn)系統(tǒng)終端數(shù)據(jù)吞吐量 非常大，在 DSP 和中頻子板之間 是 高速的并行數(shù)據(jù)傳輸，并且因?yàn)閿?shù)據(jù)傳輸是異步突發(fā)的，需要進(jìn)行數(shù)據(jù)的緩存和突發(fā)檢測等處理 。 因此系統(tǒng)設(shè)計(jì)使用一塊 FPGA 完成 傳輸過程中 的 數(shù)據(jù) 緩存 及 處理。 三個(gè)通道的 DSP 分別配備有 FLASH 芯片用于存放啟動(dòng)配置代碼，接收通道和檢測通道 DSP 配備 32MB 容量的 SDRAM 芯片用于緩存算法處理過程的中間數(shù)據(jù)。 終端的基帶處理模塊整體硬件框架 設(shè)計(jì) 如 圖 23 所示。 圖 23 認(rèn)知無線電終端基帶處理模塊硬件框架 2 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端的硬件設(shè)計(jì)與實(shí)現(xiàn) 9 主要芯片 選型分析 實(shí)驗(yàn) 系統(tǒng) 終端選用的 DSP (TI TMS3206416TGLZ7)是 TI公司最高端的定點(diǎn) DSP 系列 產(chǎn)品 之一 [15]。 選用 TMS3206416TGLZ7 型號(hào) DSP 的原因是： 該 DSP 運(yùn)算能力強(qiáng) ，并且集成了大量數(shù)字信號(hào)處理庫函數(shù)，能夠很好的承擔(dān)認(rèn)知無線電終端 的 基帶 算法 任務(wù) ； 同時(shí)，該 DSP 提供豐富的外部接口，方便實(shí)現(xiàn) DSP 和其他器件的數(shù)據(jù)和控制接口。 TMS320C6416TGLZ7 主要特點(diǎn)如下： 最高工作頻率： 720MHz； 8 級(jí)流水線，最高執(zhí)行指令速度為 5760MIPS； 內(nèi)置 兩個(gè)硬件乘法器，每個(gè)時(shí)鐘周期完成 4 個(gè) 16bit 的乘法運(yùn)算； 16KByte 數(shù)據(jù)和 16KByte 指令 高速緩存 ； 1MByte 可配置片 內(nèi) RAM； 支持 EMIF/ HPI/ GPIO/ McBSP 等 多種 外部通信接口； 總 功耗小于 。 實(shí)驗(yàn)終端選用的 FPGA (Stratix II EP2S30F672C5)是 Altera 公司 Stratix II 系列 高密度高性能 FPGA 之一 [16]。 選用 EP2S30F672C5 型號(hào) FPGA 的原因是： 該 FPGA 提供充足的 IO 通用管腳和 時(shí)鐘鎖相環(huán) (PLL)資源， 方便 與其他器件 建立數(shù)據(jù)通道和 提供穩(wěn)定時(shí)鐘 ； 同時(shí)該 FPGA 擁有大量的存儲(chǔ)空間 和 良好的運(yùn)算處理能力 ，提供強(qiáng)大的 數(shù)據(jù)存儲(chǔ)、交換 和運(yùn)算處理能力 。 Stratix II EP2S30F672C5 主要特點(diǎn)如下： 基本邏輯單元： 33 880 個(gè)； 片內(nèi)存儲(chǔ)單元 RAM： 1 369 728bits； 128 個(gè) 9bits 硬件乘法器，運(yùn)算頻率最高到 450MHz； 片內(nèi)集成 16 個(gè)數(shù)字信號(hào)處理塊； 2 個(gè)增強(qiáng)型鎖相環(huán)， 4 個(gè)快速鎖 相環(huán)； 可用 通用 IO 管腳 ： 500 個(gè)。 硬件 接口設(shè)計(jì) 1） DSP 與 主控模塊 ARM 的接口 DSP 與 主控模塊 ARM 的接口 設(shè)計(jì) 如 圖 24 所示。 圖 24 DSP 和主控 模塊 ARM 接口 西安交通大學(xué)碩士學(xué)位論文 10 DSP 和主控模塊 ARM 交互的數(shù)據(jù)主要是應(yīng)用層的多媒體數(shù)據(jù)，還有一些控制信息，頻譜檢測信息等。數(shù)據(jù)傳輸過程 是 由 ARM 控制，且傳輸?shù)臄?shù)據(jù)量較大， 因此選擇使用 HPI 接口來連接 DSP 和 ARM。 HPI 是并 行通信接口，接口位寬為 32bits，數(shù)據(jù)通信 采用異步時(shí)序， 最高 的數(shù)據(jù) 傳輸速率由 ARM 和 DSP 的工作頻率決定，系統(tǒng)設(shè)計(jì) 的HPI 數(shù)據(jù)傳輸為 。實(shí)驗(yàn)系統(tǒng)將基帶處理模塊三個(gè) DSP 的 HPI 口連在一起，復(fù)用 32bits 的數(shù)據(jù)總線；當(dāng) ARM 發(fā)起通信時(shí)，通過片選信號(hào) HCS選通 DSP 進(jìn)行 數(shù)據(jù)傳輸， HSTROBE信號(hào)由 HCS信號(hào)、 HCNTL0 信號(hào)和 HCNTL1 信號(hào)的 異或 組合邏輯輸出得到，用于鎖存信號(hào) ；當(dāng) DSP 發(fā)起數(shù)據(jù)通信時(shí)，通過外部中斷 HINT 向 ARM 請(qǐng)求中斷，等待 ARM 響應(yīng)中斷后 進(jìn)行 數(shù)據(jù)傳輸。 HPI 的 接口 時(shí)序如 圖 25 所示。 圖 25 HPI 接口時(shí)序 2） DSP 與 FPGA 的接口 DSP 與 FPGA 之間的接口是整個(gè) 基帶處理模塊 中數(shù)據(jù)流量最大的接口， 三 個(gè) DSP是并行處理的， 因此要求 并行 地傳輸 數(shù)據(jù) ；同時(shí)， FPGA 和 DSP 之間的 數(shù)據(jù)流傳輸是突發(fā)性的， 數(shù)據(jù) 傳輸 速率要求盡量快，以減小數(shù)據(jù)傳輸延時(shí) ， 提高 數(shù)據(jù) 通道吞吐率。 設(shè)計(jì)中 使用 EMIFB 口 實(shí)現(xiàn) DSP 和 FPGA 之間的接口， EMIFB 接口 有以下特點(diǎn)： （ 1） 數(shù)據(jù)位寬為 16bit； （ 2） 支持 4 個(gè)尋址空間，最 大 可尋址 范圍 1GByte； （ 3） 支持多種標(biāo)準(zhǔn)的 外部 存儲(chǔ)器 ，可以直接和 FPGA 的 FIFO 相連； （ 4） 可以配置成同步 或 異步 數(shù)據(jù) 接口； （ 5） 支持外部或 內(nèi)部時(shí)鐘源，數(shù)據(jù)時(shí)鐘可以配置成時(shí)鐘源的多種分頻形式。 設(shè)計(jì)中，因?yàn)?FPGA 和 DSP 之間的數(shù)據(jù)流傳輸是突發(fā)性的，因此將 EMIFB 接口設(shè)計(jì)為異步數(shù)據(jù)接口， 接口時(shí)鐘由 DSP 的 CPU 時(shí)鐘分頻后提供 ； FPGA 使用 FIFO 作異步通信的數(shù)據(jù)緩存， FIFO 的 讀寫 時(shí)鐘 由 DSP 的 EMIFB 接口時(shí)鐘 提供 。 工作在異步接口模式下的 EMIFB 口 數(shù)據(jù)傳輸速率最高到 120MByte/s。 三個(gè) DSP 使用獨(dú)立數(shù)據(jù)通道和 FPGA 相連 ，因此 FPGA 中數(shù)據(jù)吞吐量 最大可 達(dá)到 240MByte/s 3=720MByte/s；能夠支持這么高的數(shù)據(jù)傳輸速率是因?yàn)?FPGA 內(nèi)部邏輯單元 的并行結(jié)構(gòu)，三個(gè)通道可以同時(shí)工作而不相互干擾。 DSP 與 FPGA 的接口 及時(shí)序圖 如 圖 26 和 圖 27 所示。 2 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端的硬件設(shè)計(jì)與實(shí)現(xiàn) 11 圖 26 DSP 與 FPGA 的接口 圖 27 DSP 與 FPGA 接口 (EMIFB 接口 )時(shí)序圖 3） FPGA 與 發(fā)送擴(kuò)展子板接口 FPGA 實(shí)現(xiàn)了發(fā)送 DSP 到中頻發(fā)送子板的數(shù)據(jù)緩存；發(fā)送 DSP 首先 通過 EMIFB接口將數(shù)據(jù)傳輸?shù)?FPGA， FPGA 再 將緩存的數(shù)據(jù)傳輸至中頻發(fā)送子板 完成 數(shù)字上變頻處理。 發(fā)送 DSP 發(fā)送數(shù)據(jù) 使用 異步邏輯 時(shí)序 ，而中頻發(fā)送子板的數(shù)據(jù)傳輸是和時(shí)鐘同步的，因此在設(shè)計(jì)中使用 FPGA 內(nèi)部的 FIFO 作 為數(shù)據(jù) 的緩存。 具體實(shí)現(xiàn)如 圖 28 所示。圖中， FIFO 的輸入和輸出位寬都是 16bits，寫時(shí)鐘由發(fā)送 DSP 提供，由 DSP 作為主控制器異步地將數(shù)據(jù)寫入 FIFO；讀時(shí)鐘由發(fā)送子板提供， DFF 和兩個(gè)非門構(gòu)成的組合邏輯實(shí)現(xiàn)發(fā)送子板持續(xù)地 以讀時(shí)鐘頻率 從 FIFO 中讀出數(shù)據(jù) 。 發(fā)送 DSP 的 EMIFB 口數(shù)據(jù)寫入受 DSP2_CE2 和 DSP2_nWE信號(hào)的控制，異步地將數(shù)據(jù)寫入 FPGA 的 FIFO 中 ，然后 AD9857 和時(shí)鐘 PDCLK 同步地將數(shù)據(jù)從 FIFO 讀出 。 接口時(shí)序如 圖 29 所示。 圖 28 使用 FIFO 實(shí)現(xiàn)發(fā)送 DSP 到發(fā)送中頻子板數(shù)據(jù)緩存 西安交通大學(xué)碩士學(xué)位論文 12 圖 29 基帶處理母板到中頻發(fā)送子板數(shù)據(jù)接口時(shí)序圖 4） FPGA 與 接收 子板 接口 同樣 FPGA 實(shí)現(xiàn)了中頻接收子板到接收 DSP 的數(shù)據(jù)緩存 ， 具體實(shí)現(xiàn)如 圖 210 所示。 接口時(shí)序圖如圖 圖 211 所示。 圖 210 使用 FIFO 實(shí)現(xiàn)中頻 接收 子板到接收 DSP 數(shù)據(jù)緩存 圖 211 基帶處理母板到中頻接收子板數(shù)據(jù)接口時(shí)序圖 中頻接收子板將下變頻后的基帶數(shù)據(jù)同步 地 傳輸?shù)?FPGA，同步時(shí)鐘由下變頻器件提供； FPGA 對(duì)數(shù)據(jù)進(jìn)行緩存，再通過 EMIFB 異 步接口將緩存數(shù)據(jù)傳輸至接收 DSP 做基帶的算法任務(wù)處理。由于下變頻器件輸出正交調(diào)制的兩路數(shù)據(jù) (I 路和 Q 路 )，因此設(shè)計(jì)并行 工作 的兩個(gè) FIFO，分別對(duì)應(yīng)接收 I 路和 Q 路數(shù)據(jù)，兩個(gè) FIFO 的輸出端都接到接收 DSP 的 EMIFB 口， 需要 對(duì) EMIFB 口進(jìn)行分時(shí)復(fù)用，因此在 FIFO 的輸出端加上三態(tài)選通信號(hào)。兩個(gè) FIFO 的輸入和輸出位寬都是 16bits，寫時(shí)鐘由中頻接收子板提供，2 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端的硬件設(shè)計(jì)與實(shí)現(xiàn) 13 中頻接收子板將數(shù)據(jù)和時(shí)鐘同步地寫入 FIFO；讀時(shí)鐘由 DSP 提供， DSP 通過 EDMA控制器，異步地將 I 路和 Q 路數(shù)據(jù)讀入接收 DSP 中。 圖 211 中顯示的是 FPGA 接收 I路數(shù)據(jù)輸入并將緩存數(shù)據(jù)寫入接收 DSP 的時(shí)序圖。 5） FPGA 與 頻譜檢測子板接口 和 FPGA 與 接收子板的接口的功能和結(jié)構(gòu) 相同。 硬件電路實(shí)現(xiàn) 1） 電源設(shè)計(jì) 電源設(shè)計(jì) 是終端基帶母板設(shè)計(jì)的首要問題，電源設(shè)計(jì) 主要有三個(gè)方面的要求 ： 第一，電源要滿足整個(gè)電路板各模塊的 電壓、電流和 功率 要求 ；第二，電源的穩(wěn)定度要滿足一定要求；第三，散熱良好。否則， 電源模塊工作不穩(wěn)定將給系統(tǒng)終端帶來不可預(yù)測的后果，影響系統(tǒng)的正常工作 ?；鶐?母 板主要器件 的 電流和 功耗如 表 21 所示 。 表 21 基帶 母 板主要器件功耗 器件型號(hào) 電壓 （ V） 電流 峰值 （ mA） 數(shù)量 峰值 功耗 (W) DSP( TMS320C6416TGLZ7) 核心電壓 IO 電壓 7 1 31 5 1@ 7 2 0coreIO II MHz?? 3 FPGA( Stratix2s30F672C5) 核心電壓 IO 電壓 2 4 8 82 0 6 , 2 0 3C oreIO C C P DIII??? 1 FLASH( AM29LV400B) 數(shù)字 15@5MHz 3 復(fù)位芯片 (MAX708S) 數(shù)字 3 SDRAM( MT48LC4M32B2) 數(shù)字 320 4 LED 燈 數(shù)字 40 6 總計(jì) / / / 由 表 21 的 估算 可以看出基帶母板的峰值功耗約為 。 選用的電源芯片必須滿足 峰值 功耗要求 ，同時(shí)輸出 電流也必須滿足要求： =151 3+206+203+15+15 3+ 3+40 5＋ 320 4= mA =713 3+2488=4627 mA 基于上面估算， 設(shè)計(jì)使用 TI 公司 的集成 電源模塊 PT6944 為 基帶母板 提供 和 電壓 。 PT6944 能夠同時(shí) 提供 和 雙路 電壓輸出， 對(duì)應(yīng) 和 的 最大 輸出 電流 均 為 6A，最大輸出功耗為 27W，能夠滿足基帶母板的電流和功耗的要求。PT6944 要求輸入電壓為 5V， 選擇 效率較高的開關(guān)電源 LM26785 作為 PT6944 的電源輸入 芯片 。 LM26785 的輸入 電壓是 9V，輸出電壓是 5V，最大輸出電流為 5A，最大輸出功耗為 25W。 LM26785 和 PT6944 均為開關(guān)電源，有較高的效率，即使輸出 電流較大， 發(fā)熱 量也較?。坏?為了提供穩(wěn)定的電壓輸出， 開關(guān)電源 芯片需要較 復(fù)雜 的外圍電路 。另外 開關(guān)電源噪聲較大 ，在布線時(shí)電源芯片必須遠(yuǎn)離其他芯片，以免干擾系統(tǒng)正常工作 。 基帶母板電源模塊 如 圖 212 所示。 西安交通大學(xué)碩士學(xué)位論文 14 圖 212 基帶 母 板 電源模塊 2） 時(shí)鐘設(shè)計(jì) 時(shí)鐘設(shè)計(jì)是基帶處理模塊 設(shè)計(jì) 非常重要的環(huán)節(jié)。 基帶處理 模塊涉及多個(gè)時(shí)鐘信號(hào)，具體設(shè)計(jì) 方案如 圖 213 所示。 三個(gè) DSP 的輸入時(shí)鐘 分別 采用有源晶振輸出的 60MHz時(shí)鐘信號(hào)，在 DSP 內(nèi)部通過倍頻電路將 60MHz 時(shí)鐘倍頻到 720MHz 作為 DSP 的 CPU時(shí)鐘。 DSP 再 將 CPU 時(shí)鐘通過分頻電路得到 BECLKOUT 和 AECLKOUT 時(shí)鐘信號(hào)，為外部數(shù)據(jù)接口提供 讀 /寫時(shí)鐘。 同時(shí)，使用 48MHz 有源晶振 的 輸出作為 FPGA 鎖相環(huán)電