【導(dǎo)讀】遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行LVDS接口設(shè)計(jì)清華大學(xué)畢業(yè)設(shè)計(jì)說明書

　　

【正文】 以從隨機(jī)數(shù)據(jù)中重建并行時(shí)鐘；發(fā)送始終為 4060MHz， BLVDS總線數(shù)據(jù)傳輸速率最高為 660Mbps。發(fā)送時(shí)鐘頻率在 66MHz時(shí)，芯片組功耗小區(qū) 5000mW；可編程時(shí)鐘觸發(fā)沿；基于信號的芯片管腳布局，簡化了不 少 難度；具有同步模式和鎖定指示；采用 28腳 SSOP封裝。 10位 BLVDS串化器 DS92LV1023的原理和應(yīng)用 低壓差分信號 LVDS 是由 ANSI/TIA/EIA6441995 定義的用于高速數(shù)據(jù)傳輸?shù)奈锢韺咏涌跇?biāo)準(zhǔn)， 它具有超高速 （速率可達(dá) ） 、超低功耗和低電磁輻射等特性，遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 24 頁 共 47 頁 因而是在銅介質(zhì)上實(shí)現(xiàn)千兆位級速率通訊的優(yōu)選方案。 而文中介紹的總線形低壓差分信號（ BLVDS）是 LVDS 技術(shù)在多點(diǎn)通訊領(lǐng)域的擴(kuò)展，它要求有更大的驅(qū)動(dòng)電流 （ 10mA） 和更好的阻抗匹配設(shè)計(jì)。 DS92LV1023和 DS92LV1224是美國國家半導(dǎo)體公司推出的 10位總線型低壓差分信號的應(yīng)用芯片組。 其中 DS92LV1023 是可將 10 位并行 CMOS 或 TTL 數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時(shí)鐘的高速串行差分?jǐn)?shù)據(jù)流的串化器； 而則 DS92LV1224 是接收該差分?jǐn)?shù)據(jù)流并將它們轉(zhuǎn)換為并行數(shù)據(jù)的解串器，它同時(shí)又可以重建并行時(shí)鐘。采用該器件組進(jìn)行數(shù)據(jù)串化時(shí)采用的是內(nèi)嵌時(shí)鐘，這樣可有效地解決由于時(shí)鐘與數(shù)據(jù)的不嚴(yán)格同步而制約高速傳輸?shù)钠款i問題。 DS92LV1023 如圖 所示 ： 輸入鎖存并 串轉(zhuǎn) 換鎖 相 環(huán)時(shí) 序 及 控 制1 0DI NT C L KS Y N C 1S Y N C 2D 0 +D 0 D E NT CL K _ R/ F( 4 0 ~ 6 6 M H z ) 圖 DS92LV1023 內(nèi)部結(jié)構(gòu)圖 其主要特性如下： 內(nèi)部鎖相環(huán)可從隨機(jī)數(shù)據(jù)中重建并行時(shí)鐘； 發(fā)送時(shí)鐘為 40～ 66MHz， BLVDS 總線數(shù)據(jù)傳輸速 ； 率最高為 660Mbps； 發(fā)送時(shí)鐘頻率在 66MHz 時(shí)， 芯片組功耗小于 500mW； 可編程時(shí)鐘觸發(fā)沿； 基于信號流的芯片管腳布局， 簡化了布線難度； 具有同步模式和鎖定指示； 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 25 頁 共 47 頁 采用 28 腳 SSOP 封裝。 其中 各 引腳的作用如 表 所示： 表 串化器 DS92LV1023 管腳功能表 管腳名稱 方 向 管腳號碼 功 能 DINR 輸入 3～ 12 數(shù)據(jù)輸入，將數(shù)據(jù)送入到輸入鎖存器中 TCLK_R/F 輸入 13 選擇發(fā)送時(shí)鐘觸發(fā)沿，該端為高時(shí)，上升沿觸發(fā) DO+ 輸出 22 串行差分?jǐn)?shù)據(jù)輸出正端 DO 輸出 21 串行差分?jǐn)?shù)據(jù)輸出負(fù)端 DEN 輸入 19 串行輸出允許。該端為低則置差分輸出口為三態(tài) PWRDN 輸入 24 省電模式。為低時(shí)，關(guān)閉鎖相環(huán)并置輸出管腳為三態(tài) TCLK 輸入 14 發(fā)送 時(shí)鐘輸入端。時(shí)鐘頻率在 40～ 66MHz SYNC 輸入 2 此管腳為邏輯與關(guān)系，其值為 1 時(shí)，芯片將連續(xù)發(fā)送同步信號 DVCC 輸入 2 28 數(shù)字電路電源輸入 DGND 輸入 1 16 數(shù)字電路地 AVCC 輸入 1 2 26 模擬電路電源輸入 AGND 輸入 1 25 模擬電路地 其工作狀態(tài)： DS92LV1023 和 DS92LV1224 芯片組具有初始化、 傳輸數(shù)據(jù)、 再同步三種主動(dòng)工作狀態(tài)和省電及三態(tài)兩種被動(dòng)工作狀態(tài)，下面對這些工作狀態(tài)進(jìn)行逐一介紹。 DS92LV1023 和 DS92LV1224 芯片組的初始化包括內(nèi)同步和外同步兩步： 第一步： 上電后， 兩芯片分別置所有輸出管腳為三態(tài)， 而后啟動(dòng)鎖相環(huán)跟蹤并鎖定本地時(shí)鐘 （對于串化器， 為 TCLK；對于解串器， 為 REFCLK） 。 第二步： 由串化器的 BLVDS 端口連續(xù)發(fā)送由六位 ‘0’ 及六位 ‘1’ 組成的同步信遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 26 頁 共 47 頁 號， 然后由解串器鎖相環(huán)試圖鎖定到內(nèi)嵌時(shí)鐘。一旦鎖定成功，即可置 LOCK 管腳為低， 并通知串化器可以發(fā)送數(shù)據(jù)。 b. 傳輸數(shù)據(jù) 串化器用 TCLK 來選通輸入數(shù)據(jù)，并存入 10 位輸入鎖存器。發(fā)送時(shí) 從中取出數(shù)據(jù)，再加上作為內(nèi)嵌時(shí)鐘的起始位（ 1）和終止位（ 0）各一位， 然后將總共 12 位順序發(fā)送至串行差分端口； 解串器將接收到的串行數(shù)據(jù)轉(zhuǎn)換為 12位并行數(shù)據(jù)并存入輸出鎖存器， 同時(shí)從內(nèi)嵌時(shí)鐘中重建并行時(shí)鐘， 并用此時(shí)鐘來選通輸出鎖存器及輸出數(shù)據(jù)。下圖 為串化器串化時(shí)序圖。（由于鎖存器與邏輯電路的影響，串、并數(shù)據(jù)之間具有相對延時(shí)， 見圖中的 TSD） 。 c . 再同步 一旦解串器中的鎖相環(huán)失鎖， (LOCK 位將置高以通知串化器改發(fā)同步信號。由于鎖相環(huán)失鎖后，時(shí)鐘會(huì)出現(xiàn)紊亂， 因此， 最后接收的 5 個(gè)數(shù)據(jù)可能是 錯(cuò)誤的。故可再次鎖定以保證串化器至少要重發(fā)最后的 5 個(gè)數(shù)據(jù)。 IND I N 0 I N 9DD ?S Y M B O L N 1I N 0 I N 9DD ?S Y M B O L N + 10DSDt開 始B I T結(jié) 束B I TI N 0 I N 9DD ? 開 始B I T結(jié) 束B I TS Y M B O L NI N 0 I N 9DD ? 圖 DS92LV1023 工作時(shí)序圖 2. 被動(dòng)工作狀態(tài) a. 省電模式 置 PWRDN 為低可強(qiáng)制芯片進(jìn)入省電模式。在這種模式下， 鎖相環(huán)將停止， 輸出端口為三態(tài)， 工作電流也將降為幾個(gè)毫安。將 PWRDN 置高可喚醒芯片， 這時(shí)需要重新進(jìn)行初始化工作。 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 27 頁 共 47 頁 b. 三態(tài)模式 將輸出允許管腳（ DEN 或 REN）置低可使芯片進(jìn)入三態(tài)模式。正常工作時(shí)，芯片的輸出端口（除鎖定信號 LOCK 外）均為三 態(tài)。一旦輸出允許管腳置高， 系統(tǒng)將立即恢復(fù)到進(jìn)入三態(tài)模式前的狀態(tài)。 在本次設(shè)計(jì)中它要接收來自 FPGA XC2S50E 的并行數(shù)據(jù)，并在 XC2S50E 控制下完成并串轉(zhuǎn)換，還要把轉(zhuǎn)化的串行數(shù)據(jù)通過驅(qū)動(dòng)器 CLC001 發(fā)送出去。其電路連接圖如圖 所示： 圖 DS92LV1023 配置和電路連接圖 驅(qū)動(dòng)電路 CLC001 CLC001 驅(qū)動(dòng)器能在最高 400 MBYTES/s 的數(shù)據(jù)傳輸速率下驅(qū)動(dòng) 50 歐姆的傳輸線 ； 具有可控的輸出信號上升沿和下降沿時(shí)間，能使傳輸引入的抖動(dòng)最?。黄淅靡粋€(gè)外部電阻可 使輸出擺幅從 。 CLC001 具有較低的耗能，使用 + 單電源， 8 腳 SOIC 封裝 .其配置與連接電路圖 如圖 所示 ： 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 28 頁 共 47 頁 圖 CLC001 配置電路 存儲(chǔ)器 SDRAM 電路 配置電路選用的 SDRAM 芯片是 HY57V641620FTP 為 64Mbit 容量，地址為 A0~A11，SDRAM的電源部分使用多個(gè) 104 電容進(jìn)行了濾波處理，保證了芯片工作的電源穩(wěn)定性。SDRAM 部分原理圖如圖 所示： 圖 SDRAM 原理圖 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 29 頁 共 47 頁 電源電路 電源是保證整個(gè)開發(fā)系統(tǒng)正常工作最重要的部分。核心板外部輸入 5V 電源，經(jīng)過1085‐ 穩(wěn)壓后輸出 ， 主要用于給 FPGA 所有 IO 口，核心板存儲(chǔ)器電路、串行配置器件、復(fù)位電路和 LED 等供電。然后 送給 1117‐ 穩(wěn)壓，提供 FPGA 的內(nèi)部核工作，以及鎖相環(huán)部分電源工作。 D1 為電源工作指示燈，在核心板的左上角，D0 為 1N5819，高速肖特基二極管，防止電源接反；同時(shí)各電源輸入及輸出部分設(shè)計(jì)了高質(zhì)量鉭電 容用作電源濾波處理，提高系統(tǒng)電源穩(wěn)定性。電源部分的原理圖如圖 所示。 圖 電源電路 圖 是 FPGA 芯片的電源和地處理， FPGA 內(nèi)核供電為 ， I/O 口供電為 。 圖 FPGA供電電源電路 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 30 頁 共 47 頁 程序下載電路 這部分包括 JTAG接口設(shè)計(jì)及 EPCSIS 配置芯片，同時(shí)加入了下載指示電路，指示為綠色 LED 燈，下載的時(shí)候，該指示 燈會(huì)亮，設(shè)計(jì)了重配置按鍵，可以不用斷電直接重新配置 FPGA。下載配置及指示電路如圖 所示。 圖 程序下載接口 時(shí)鐘電路 本設(shè)計(jì) 采用 50M 有源貼片晶體為系統(tǒng)提供運(yùn)行時(shí)鐘 ，時(shí)鐘部分電路電源經(jīng)過π形濾波處理，工作更加穩(wěn)定可靠。時(shí)鐘 電路如圖 所示，設(shè)計(jì) 中對這些時(shí)鐘引腳處理如下： (一) CLK0 和 CLK4 用作系統(tǒng)工作時(shí)鐘，直接接入 50MHz 晶振； (二 ) 除了 CLK0 和 CLK4，其他時(shí)鐘引腳不用。 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 31 頁 共 47 頁 圖 時(shí)鐘電路 LED 顯示電路 該模塊在主控芯片的控制下在串行數(shù)據(jù)發(fā)送出去后顯示供觀察，如下圖所示： 圖 LED顯示 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 32 頁 共 47 頁 開關(guān)控制電路 FPGA主控芯片在該開關(guān)模塊控制下接受并行數(shù)據(jù)，如下圖所示： 圖 開關(guān)控制電路 帶光耦的并行數(shù)據(jù)輸入電路 在并行數(shù)據(jù)輸入電路中本設(shè)計(jì)采用 具有良好的電絕緣能力和抗干擾 能力 光耦合器 。又由于光耦合器的輸入端屬于電流型工作的低阻元件，因而具有很強(qiáng)的共模抑制能力。如下圖所示： 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 33 頁 共 47 頁 圖 帶光耦合器的并行數(shù)據(jù)輸入電路 整體電路的性能分析 這次設(shè)計(jì)中我們采用 FPGA 作為整個(gè)并串轉(zhuǎn)換的控制中心，采用 DS92LV1023 專用并串轉(zhuǎn)換芯片來實(shí)現(xiàn)高速的并串轉(zhuǎn)換，并采用驅(qū)動(dòng)電路。因此，可以傳輸較遠(yuǎn)的距離，且采用雙絞線和 RJ45 接口作為鏈路載體，在很大程度上使的信號的質(zhì)量得到保證，并且成本低和易于實(shí)現(xiàn)。 本章小結(jié)：以 ALTERA 公司開發(fā)的 FPGA 芯片 EP2C5Q208C8N 為控制中心，通過光耦合器接收前端系統(tǒng)采集轉(zhuǎn)換來的多路數(shù)字信號，然后在其控制下通過 DS92LV1023 專用串化器把并行數(shù)據(jù)轉(zhuǎn)換為串行差分信號，并通過驅(qū)動(dòng)電路后通過雙絞線傳送。整體電路實(shí)現(xiàn)后，就需要對 FPGA 編程。 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 34 頁 共 47 頁 4 系統(tǒng)軟件設(shè)計(jì) 系統(tǒng)程序設(shè)計(jì) 系統(tǒng)程序框圖 圖 系統(tǒng)程序框圖 晶振倍頻功能設(shè)計(jì) 本系統(tǒng)使用的晶振為 50MHZ，但要用到 100MHZ 時(shí)鐘頻率執(zhí)行所設(shè)計(jì)的程序，本設(shè)計(jì)使用的程序編譯軟件為 Quartus Ⅱ ，可以利用此軟件進(jìn)行倍頻設(shè)計(jì)，產(chǎn)生 100MHZ時(shí)鐘信號，設(shè)計(jì)的倍頻圖如下所示： 開始 初始化 開關(guān)閉合 ? 同步 接收數(shù)據(jù) 8 位數(shù)據(jù) fdate din=11amp。fdate 輸出 10 位數(shù)據(jù) din Y N 遠(yuǎn)程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計(jì) 清華 大學(xué)畢業(yè)設(shè)計(jì)說明書 第 35 頁 共 47 頁 圖 晶振倍頻設(shè)計(jì) 并行轉(zhuǎn)串行程序設(shè)計(jì) 本部分程序的功能為接收輸入的 8 位并行數(shù)據(jù)，然后轉(zhuǎn)化為 10 位的并行數(shù)據(jù)，發(fā)送給 1023 串化器。具體程序見附錄 A（ a）。 分頻程序 本部分程序的功能為將 60MHZ 頻率進(jìn)行 600000 分頻，產(chǎn)生 grst 信號，控制