【正文】 增1，直到18位計數(shù)器計滿再循環(huán)寫入地址為0的空間。讀地址產(chǎn)生器同上，也采用18位計數(shù)器實現(xiàn)，根據(jù)系統(tǒng)要求，每隔一定的采樣周期將讀地址指針偏移一定偏移量，并從該位置讀取數(shù)據(jù)。讀寫地址選擇器由于讀寫地址復(fù)用管腳，因此在讀寫操作時，必須選通相應(yīng)的地址。這就需要由FPGA控制芯片上的等控制信號來對SRAM進行讀寫的操作。此外，由于讀寫之間的切換，數(shù)據(jù)線上的數(shù)據(jù)在切換瞬間如不加處理會出現(xiàn)混亂現(xiàn)象。因此，為避免讀、寫操作發(fā)生沖突，數(shù)據(jù)線呈三種狀態(tài)，讀數(shù)據(jù)、寫數(shù)據(jù)及高阻態(tài)。在從寫到讀的過程中需給數(shù)據(jù)線上送高阻態(tài)。當(dāng)需要對SRAM進行寫操作時，由FPGA控制產(chǎn)生寫地址選通信號，該選通信號為一單脈沖形式，如圖四中該脈沖下降沿觸發(fā)SRAM，告知開始對RAM進行寫操作，使FPGA輸出寫地址，同時給數(shù)據(jù)線上送數(shù)據(jù)。在寫操作期間，片選信號始終保持低電平，而寫地址選通信號上升沿到來時使寫地址計數(shù)器增1。以此類推，通過寫地址選通信號高低電平變化完成對數(shù)據(jù)依次寫入。需要注意的是，地址線和數(shù)據(jù)線在為高時可同時賦新值，但只有在變低后賦予數(shù)據(jù)線上的新值才有效。其中片選信號、使能信號、讀寫信號的產(chǎn)生主要根據(jù)前段的SAA7111解碼器輸出的行場同步信號、行場參考信號及時鐘同步信號等在FPGA芯片內(nèi)部進行一些列的邏輯組合而產(chǎn)生，在此不再對模塊化過程進行細述。 5結(jié)論本文對圖像數(shù)據(jù)傳輸控制系統(tǒng)進行了深入探討，重點設(shè)計出了圖像數(shù)據(jù)傳輸系統(tǒng)的采集部分和存儲部分，詳細的分析了各個模塊的工作流程和原理，說明了各個分塊和總體方案的可行性。全文著重于硬件方面的原理設(shè)計，對部分模塊給出了相應(yīng)的軟件程序（見附錄），通過搭建的硬件平臺只需再在FPGA內(nèi)部模塊化上做具體配置就可以實現(xiàn)對圖像數(shù)據(jù)的傳輸控制，使圖像傳感器采集模擬的圖像信號，然后控制圖像數(shù)據(jù)傳輸?shù)骄幋a器（A/D），F(xiàn)PGA將數(shù)據(jù)存儲到外部的隨機存儲器SRAM中供后續(xù)處理使用，后續(xù)處理包括圖像處理、顯示等，不在本文的探討范圍內(nèi)，故不做進一步研究。FPGA作為兩個主要模塊的核心控制器件，對其編程實現(xiàn)模塊化是十分必要的，我對其進行了一番研究，實現(xiàn)了A/D器件SAA71111的初始化編程，利用Verilog HDL是實現(xiàn)I2C總線傳輸對SAA7111的內(nèi)部寄存器進行初始化賦值，使其可以正常工作。本次畢業(yè)設(shè)計中我對基于FPGA的系統(tǒng)設(shè)計知識有了深入的了解，這填補了沃大學(xué)期間對一項知識空白。自己掌握了一些相關(guān)的軟硬件開發(fā)技巧，同時對圖像的獲取和轉(zhuǎn)換知識有了基本的認識，對與之相關(guān)的硬件器件的性能和特點也有所了解，對今后的工作必定有極大地幫助。參考文獻[1] 任貴偉，[J].單片機與嵌入式系統(tǒng)應(yīng)用,2007,(02):011[2] 陳國柱,劉濤, 的圖像采集與存儲系統(tǒng)的設(shè)計[J].機械工程與自動化,2007，(4)：4446.[3] 湯武當(dāng)，[J].傳感器與微系統(tǒng)，2010,(11):120122.[4] Mark Kreizer,David Ratner,Alex Liberzon. Realtime image processing for particle tracking velocimetry[J]. Experiments in Fluids,2010,48(1):105110.[5] ．Development of Image Processing System Based on DSP and FPGA[J].Electronic Measurement and Instruments， 2007July 18 2007．[6] 洪冠,[J].食品與機械,2011，(01)：7477.[7] 任貴偉，[J].單片機與嵌入式系統(tǒng)應(yīng)用,2007, (02): 011 .[8] 祝長鋒,肖鐵軍基于FPGA的視頻圖像采集系統(tǒng)的設(shè)計[J].計算機工程與設(shè)計, 2008，(17)：006.[9] 、設(shè)計與應(yīng)用[M].天津：天津大學(xué)出版社，2002.[10] 朱明程，[M].陜西:西安電子科技大學(xué)出版社，2004.[11] [M].北京：電子工業(yè)出版社，2001.[12] 劉篤仁，[M].西安：西安電子科技大學(xué)出版社，1999.[13] [M].陜西：西安電子科技大學(xué)出版社,2007.[14] Bob Zeidman著, 趙宏圖譯．基于FPGAamp。CPLD的數(shù)字IC設(shè)計方法[M]．北京：北京航空航天大學(xué)出版社．[15] Neale, design tools for the FPGA users trade[J].Electronnic engineering ,1995,67(826):19.[16] [M]. 北京：北京航空航天大學(xué)出版社，2003.[17] Eduardo Sanchez. Field programmable gate array (FPGA) circuits[J]. Lecture Notes in Computer Science,1996,1062:118.附 錄Verilog HDL實現(xiàn)的I2C總線程序：assign en_sdao=tempen_sdao。//設(shè)置SDA三態(tài)輸出使能assign send_byte_over=tempsend_byte_over。assign NO_ACK=tempNO_ACK。assign sdao=tempsda。assign sclo=tempscl。always@(posedge send_byte_clk)begincase(send_byte_zt)sendbit 1:beginif(send_byte_num==0)beginshiftdata[7:0]=indata[7:0]。endshiftdata=shiftdata1。tempsda=shiftdata[8]。tempscl=1。 //置SCL為高電平send_byte_zt=delay_1。send_byte_num=send_byte_num+1。enddelay_1: //延時三個周期beginif(delay_counter=2)beginsend_byte_zt=sendbit2。delay_counter=0。endelsebegindelay_counter=delay_counter+1。send_byte_zt=send_byte_zt。endendsendbit2:begintempsc1=0。 //SCL置零send_byte_zt=delay_2。enddelay_2: //延時三個周期beginif(delay_counter=2)beginsend_byte_zt=sendbit3。delay_counter=0。endelsebegindelay_counter=delay_counter+1。send_byte_zt=send_byte_zt。endendsendbit3: //判斷是否字節(jié)中所有位都發(fā)送完畢beginif(send_byte_num=8)beginsend_byte_zt=sendbit1。endelsebeginsend_byte_zt=ForACK1。send_byte_num=0。endendForACK1:begintempsda=1。 //釋放數(shù)據(jù)線，等待應(yīng)答信號send_byte_zt=delay_ACK。enddelay_ACK: //延時beginif(delay_counter=3)beginsend_byte_zt=ForACK2。delay_counter=0。endelsebegindelay_counter=delay_counter+1。send_byte_zt=send_byte_zt。tempscl=1。endendForACK2:beginsend_byte_zt=AckYESNO。tempen_sdao=0。 //輸出SDA使能信號，控制sdao和sdaiendAckYESNO:beginif(sdai) //如果應(yīng)答信號sdai為1，NO_ACK置1begintempNO_ACK=1。 //設(shè)置未應(yīng)答標(biāo)志信號endtempsc1=0。 //終止應(yīng)答位send_byte_zt=Finish_delay。endFinish_delay: //延時beginif(delay_counter=2)begintempsend_byte_over=1。send_byte_zt=FinishACK1。delay_counter=0。endelsebegindelay_counter=delay_counter+1；send_byte_zt=send_byte_zt。endendFinishACK1:beginsend_byte_zt=sendbit1。send_byte_num=0。enddefault:beginsend_byte_zt=sendbit1。send_byte_num=0。endendcaseend致 謝經(jīng)過近半年的學(xué)習(xí)和研究，我的畢業(yè)論文即將完成，我的學(xué)生生涯也要告一段落了。借此機會，我要對四年來幫助過我的人表示深深的感謝。首先要感謝XX老師耐心的耐心指導(dǎo)和教育，感謝他對我的各項工作的監(jiān)督和提醒。還要感謝本學(xué)院的各位研究生學(xué)長提供的各方面的知識幫助。對我身邊平時幫助過我的各位同學(xué)也表示誠摯的謝意！ XX年 月 日