【導(dǎo)讀】編程邏輯門陣列FPGA具有集成度高的優(yōu)點，受到工程界高度的重視?？偩€以接口簡單，成本底，可擴展性好在數(shù)字系統(tǒng)中得到了廣泛的應(yīng)用。本課題正是利用VHDL語言在FPGA上實現(xiàn)I2C總線控制器的功能。在此基礎(chǔ)上，重點介紹了I2C控制器的總體設(shè)計方案，以及在。QuartusⅡ平臺上的時序仿真。

　　

【正文】 寫操作，順序讀操作和選擇性讀操作，然后根據(jù)這 3 種操作用 VHDL 語言做了其中比較核心的串行與并行之間的轉(zhuǎn)換，附有仿真圖，最后完成了 I2C 總線的頂層設(shè)計，為完成下章的 I2C 總線的時序?qū)崿F(xiàn)做了鋪墊。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 27 第 6 章 I2C 總線的硬件時序仿真 本文在 Quartus 環(huán)境下對 I2C 總線控制其時序進行仿真，上一章中已經(jīng)對部分模塊進行了功能仿真。而時序仿真是在 FPGA 布局布線完成之后進行的仿真，這一級別的仿真可以真實地模擬真實電路的工 作情況。為了確認 I2C 總線控制器是否能夠正確運行，我們建立一個模擬的仿真環(huán)境，主器件為微控制器，從器件是 EEPROM。 I2C 總線規(guī)范規(guī)定，每個從器件都擁有一個唯一的 7 位從器件地址，讓主機來進行選擇，通常 7 位中四個較重要的位 (MSB―― the MostSignificant Bit)為固定的 ,并依器件本身性質(zhì)的分類區(qū)分 ,如 1010 即代表串行 EEPROM,而其他三個較不重要的位 (LSB),即A A1 與 A0 則可以通過硬件電子引腳設(shè)定，并取得 8 個不同的 I2C 地址組合，因此在同一個 I2C 總線上可以有 8 個相同類型的器 件 [10]。 器件的選擇 在 QuartusⅡ平臺上，對 FPGA 進行仿真之前，要選擇一個器件。FPGA 器件的選用同其它通用邏輯器件不同 ,除考慮器件本身的性能外，軟件工具也很重要 [11]。如何選用合適的 FPGA 器件，不只是一件一次性的工作 ， 還涉及到設(shè)計軟件的選用以及今后進一步工作的開展。 首先 ,用戶應(yīng)該根據(jù)自身的技術(shù)環(huán)境、技術(shù)條件、使用習(xí)慣等選擇一種合適的軟件工具，同時要兼顧 EDA 技術(shù)的發(fā)展。占據(jù)優(yōu)勢的軟件供應(yīng)商同大多數(shù)芯片制造商建立了良好的合作伙伴關(guān)系，所以，擁有一種設(shè)計軟件，再進一步選擇不同的工具庫 ，或增加部分配置 ,即可對不同廠家的不同種類的 FPGA 產(chǎn)品進行設(shè)計。 其次，用戶可根據(jù)設(shè)計的需要確定選擇哪一類 FPGA 器件。如果用于航天、軍事領(lǐng)域，反熔絲技術(shù)的一次編程型 FPGA 是首選；如果要完成多種算術(shù)運算，或是要求工作在較高速度下， EPLD/CPLD 是較好的選擇；而對于功能復(fù)雜的時序邏輯電路而言 ,標(biāo)準(zhǔn)門陣列單元型的 FPGA 具有集成度高、保持靈活和功耗低的優(yōu)點。 第三 ,選定某一廠家的產(chǎn)品，生產(chǎn)同類器件的廠家很多，一般依據(jù)以下準(zhǔn)則進行選擇。 (1)選擇有設(shè)計軟件支持的廠家的芯片 ,這樣可減少資本投入，降低成哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 28 本。 (2)選擇產(chǎn)品設(shè)計性能改進有余量的。如果所選擇的芯片是某一廠家產(chǎn)品中容量最大，或是速度最高的，那么，一旦設(shè)計需要改進 ,則有可能在該廠家的芯片中再選不出合適的來了。 (3)設(shè)計應(yīng)用的延續(xù)性和可擴展性。如果所選廠家的產(chǎn)品具有很大的局限性，則有可能僅僅適用于很少一部分設(shè)計，從而造成設(shè)計軟件投入上的浪費。 (4)選擇性能價格比最優(yōu)的。盡管象 Xilinx、 Altera 這樣的器件生產(chǎn)廠家都在通過降價來作市場宣傳，大多數(shù) FPGA 芯片的價格還是比較高的，所有在滿足上述準(zhǔn)則的情況下適當(dāng)考慮價格也是有必要的。參考產(chǎn)品說明書， 了解芯片容量、外引腳個數(shù)、封裝形式、速度級別以及溫度范圍等等。 選擇合適芯片的前提是對設(shè)計要求的全面分析和了解。設(shè)計人員應(yīng)結(jié)合芯片的內(nèi)部結(jié)構(gòu)適當(dāng)調(diào)整設(shè)計以盡可能充分地利用芯片資源 [12]。 根據(jù)以上原則，在本設(shè)計中，選擇了 Altera 公司的 cyclone II 系列的EP2C35 器件，它采用 90nm 技術(shù)，就有較大的容量和速度，具有強大的系統(tǒng)級功能以及重要的改進和新特性，是同類產(chǎn)品中成本最低密度最大的FPGA。 硬件仿真 本課題設(shè)計的控制器主要是針對 8 位的微處理，為了更充分地體現(xiàn)它在系統(tǒng)中的應(yīng)用，在對設(shè) 計進行仿真的時候，建立一個仿真環(huán)境，但是并不將它們具體的模塊體現(xiàn)在論文中。微處理器為控制器提供輸入信號，控制器的輸出信號連接到 EEPROM 上。在 QuartusⅡ平臺上，根據(jù)器件的data sheet，進行管腳分配，然后對項目進行語法分析，編譯， EDA 工具可以生成一個 RTL 級的連接圖，影射到工藝庫，項目會生成一個工藝庫影射瀏覽圖，生成的圖形見附錄，之后進行綜合，時序分析。為了驗證系統(tǒng)的功能性，在時序仿真之前，首先進行功能級的仿真，各個模塊的仿真波形見附錄。然后進行布局布線，創(chuàng)建波形圖，進行時序仿真，也就是后級 仿真，它能夠真實地反映系統(tǒng)的工作情況。 下面具體分析幾個仿真圖形 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 29 用 VHDL 語言實現(xiàn)寫字節(jié)周期 首先控制端口先發(fā)送一個啟動信號（本設(shè)計中用一個下降沿作為啟動信號），系統(tǒng)接到啟動信號后，所有的器件開始工作。寫操作中，由主機先向 SDA 串行數(shù)據(jù)線發(fā)送一個開始信號，之后發(fā)送一個 7 位的從機地址以及第 8 位的寫位（“ 0”），為尋找此次操作的目標(biāo)器件，因為所有的從機都已經(jīng)于 SDA 線相連，然后開始根據(jù)這個地址搜索所尋找的從機，這個過程I2C 總線將自行完成，找到后，從機會發(fā)送一個應(yīng)答信號，接到應(yīng)答信號后主機開始向從 機發(fā)送數(shù)據(jù)，因為 SDA 為串行線，而從機位并行輸出，這個時候完成的工作就是上一章的做的寫操作的時候的串行轉(zhuǎn)并行，每傳輸完畢一個字節(jié)（ 8 位）從機就會發(fā)送一個應(yīng)答信號，當(dāng)最后一個字節(jié)發(fā)送完畢后，主機在接受到最后一個應(yīng)答信號的時候就會發(fā)送一個停止信號，標(biāo)志這次寫操作的結(jié)束。 圖 61 寫字節(jié)操作仿真圖 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 30 用 VHDL 語言實現(xiàn)順序讀字節(jié)周期 首先控制端口發(fā)送一個啟動信號，系統(tǒng)接到啟動信號后，所有的器件開始工作。順序讀字節(jié)操作中，由主機先向 SDA 串行數(shù)據(jù)線發(fā)送一個開始信號，之后發(fā)送一個 7 位的從機地址以及第 8 位讀位“ 1”，為尋找此次操作的目標(biāo)器件，因為所有的從機都已經(jīng)于 SDA 線相連，然后開始根據(jù)這個地址搜索所尋找的從機，這個過程 I2C 總線將自行完成，找到后，從機會發(fā)送一個應(yīng)答信號，本次操作要求是接收從機的數(shù)據(jù)，并沒有選擇接受哪個子地址的字節(jié)的信號，所以，按照順序操作下面就可以從從器件接收數(shù)據(jù)了，發(fā)送了應(yīng)答信號后的一個周期，從機開始向 SDA 線發(fā)送數(shù)據(jù)，因為SDA 為串行線，而從機位并行，這個時候完成的工作就是上一章的做的讀操作的時候的串行轉(zhuǎn)并行，每傳輸完畢一個字節(jié)（ 8 位）主機就會發(fā)送一個應(yīng)答信號（此次操作反應(yīng)在 SDA 線上，最后一個字節(jié)除外），當(dāng)最后一個字節(jié)發(fā)送完畢后，主機將發(fā)送不應(yīng)答信號而直接發(fā)送一個停止信號，標(biāo)志這次順序讀操作的結(jié)束。 圖 62 順序讀操作仿真圖 用 VHDL 語言實現(xiàn)選擇性讀字節(jié)周期 首先控制端口先發(fā)送一個啟動信號，系統(tǒng)接到啟動信號后，所有的器哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 31 件開始工作。順序讀操作首先要進行一次偽寫操作，前 9 個時鐘周期都是和寫操作一樣，包括第 8 位的讀寫位也輸入的是寫位“ 0”，由主機先向SDA 串行數(shù)據(jù)線發(fā)送一個開始信號，之后發(fā)送一個 7 位的從機地址以及第8 位的寫位（“ 0”），為尋找此次操作的目標(biāo)器件， 因為所有的從機都已經(jīng)于SDA 線相連，然后開始根據(jù)這個地址搜索所尋找的從機，這個過程 I2C 總線將自行完成，找到后，從機會發(fā)送一個應(yīng)答信號，接到應(yīng)答信號后主機開始向從機發(fā)送所選擇的那個 8 位的字節(jié)地址，當(dāng)從機收到這 8 位字節(jié)地址后發(fā)送一個應(yīng)答信號，主機收到這個應(yīng)答信號后發(fā)送一個重復(fù)因開始條件，之后主機再次向從機發(fā)送 7 位從機地址和第 8 位的讀位“ 1”，從機收到后發(fā)送一個應(yīng)答信號，主機收到應(yīng)答信號后開始向從機發(fā)送數(shù)據(jù)，每傳輸完畢一個字節(jié)（ 8 位）主機就會發(fā)送一個應(yīng)答信號（此次操作反應(yīng)在SDA 線上，最后一個字節(jié)除外），當(dāng)最后 一個字節(jié)發(fā)送完畢后，主機將發(fā)送不應(yīng)答信號而直接發(fā)送一個停止信號，標(biāo)志這次選擇性讀操作的結(jié)束。 圖 63 選擇性讀操作仿真圖 本章小結(jié) 本章先介紹了如何選擇 FPGA 等器件，以及如何連接 I2C 總線器件和主從器件，這個多數(shù)是參考了資料，大部分操作還是在軟件上實現(xiàn)的，在本章介紹了對 I2C 的 3 種操作進行了時序仿真，檢驗了上章最后做的頂層設(shè)計。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 32 結(jié) 論 本次設(shè)計的題目是基于 FPGA 的 I2C 總線的設(shè)計與實現(xiàn)，設(shè)計中涉及到了 I2C 的有關(guān)知識， VHDL 語言的編寫， Quartus II 軟件的使用方法，以及 FPGA 的有關(guān)知識。其中主要任務(wù)就是運用 VDHL 語言編寫 I2C 總線的功能和時序功能。論文中將幾個比較重要的模塊進行了功能仿真，并且對頂層設(shè)計也進行了詳細的功能仿真和時序仿真，仿真結(jié)果表明，各個模塊均基本完成了相應(yīng)的邏輯功能。 本次設(shè)計的 I2C 總線控制器非常適合于內(nèi)含 FPGA 的系統(tǒng)中，因為 I2C總線需要控制器，使用獨立的控制器占用了多余的空間，用 FPGA 實現(xiàn)對I2C 總線器件的控制成為最理想的選擇，本設(shè)計能夠?qū)崿F(xiàn) FPGA 模擬 I2C 總線來控制其讀寫操作，由于 FPGA 的快速發(fā)展，其容量可以將各種外圍器件的接口集成到 FPGA 內(nèi)部，這樣可以實現(xiàn)設(shè)計的小型化，低功耗，并且降低了設(shè)計的復(fù)雜度，而且利用了 FPGA 在線可編程特點，可以增加系統(tǒng)設(shè)計的靈活度，提高了設(shè)計效率。 著眼于 VHDL 語言的效率和可移植性以及不依賴器件的特性，設(shè)計者更能在不同系統(tǒng)中把握和描述系統(tǒng)結(jié)構(gòu)和功能特性，使設(shè)計更具靈活性。本設(shè)計可以在本系統(tǒng)中使用，也可以移植到其他系統(tǒng)等。 在設(shè)計期間，通過不斷的學(xué)習(xí)、思考和實踐，主要掌握了 VHDL 語言的基本編寫技術(shù)， Quartus II 的基本使用方法，提高了學(xué)習(xí)能力和操作能力，以及創(chuàng)新能力。為以后的學(xué)習(xí)打下了一定的基礎(chǔ)，對以后 學(xué)習(xí)別的語言等，積累的一定的經(jīng)驗。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 33 致 謝 在論文即將完成之際，謹向所有關(guān)心我的老師、同學(xué)和朋友表示衷心的感謝！ 本課題是在導(dǎo)師周志權(quán)老師和趙占峰老師親切關(guān)懷和悉心指導(dǎo)下完成的，導(dǎo)師以淵博的學(xué)識和嚴(yán)謹?shù)闹螌W(xué)態(tài)度，為學(xué)生開拓了研究視野，豐富了專業(yè)知識。先生謙遜無私的高尚品質(zhì)、樸實真誠的做人原則和一絲不茍的敬業(yè)精神，對學(xué)生將永遠的鞭策。在我畢業(yè)設(shè)計期間，周志權(quán)老師和趙占峰老師在學(xué)習(xí)、生活上都給予了我極大的關(guān)懷和鼓勵。從論文選題、實驗仿真到最后論文的撰寫，周志權(quán)老師和趙占峰老師都做了悉心的指導(dǎo)，并提出了許多 寶貴的建議。藉此完成之際，借此機會謹向尊敬的周志權(quán)老師和趙占峰老師致以最衷心的感謝！ 感謝論文中參考的參考文獻的作者；對于提供論文中隱含的上述提及的支持者以及研究思想和設(shè)想的支持者表示感謝。 特別感謝研究所實驗室老師和師兄、師姐為我論文的完成提供了許多幫助。感謝我的同學(xué)和朋友的支持和幫助！ 在求學(xué)期間，我的親屬和朋友對我給予了無微不至的關(guān)懷，對此，我也表示深深的感謝！ 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 34 參考文獻 1 姜雪松 ,王鷹等 .VHDL 設(shè)計實例與仿真 .機械工業(yè)出版社 ,2021:164166 2 潘松 ,王國棟 .VHDL 實用教程 .第二版 .電子科技大學(xué)出版社 ,2021:34 3 侯伯亨 ,顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 .西安電子科技大學(xué)出版社 ,1997:1233 4 劉韜 ,樓興華 .FPGA 數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導(dǎo)航 .人民郵電出版社 ,2021:1517 5 李洪偉 .基于 Quartus II 的 FPGA/CPLD 設(shè)計，電子工業(yè)出版社， 2021： 1220 6 Ⅱ簡介 .QuartusⅡ官方入門手冊 ,2021:11153 7 王毓銀 .數(shù)字電路邏輯設(shè)計高等教育出版社 ,1999 8 勞有蘭 ,曾文波 ,吳其琦 .基 于 FPGA 的 TDMA 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