【正文】 感謝我的同學(xué)和朋友的支持和幫助！ 在求學(xué)期間，我的親屬和朋友對我給予了無微不至的關(guān)懷，對此，我也表示深深的感謝！ 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 34 參考文獻 1 姜雪松 ,王鷹等 .VHDL 設(shè)計實例與仿真 .機械工業(yè)出版社 ,2021:164166 2 潘松 ,王國棟 .VHDL 實用教程 .第二版 .電子科技大學(xué)出版社 ,2021:34 3 侯伯亨 ,顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 .西安電子科技大學(xué)出版社 ,1997:1233 4 劉韜 ,樓興華 .FPGA 數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導(dǎo)航 .人民郵電出版社 ,2021:1517 5 李洪偉 .基于 Quartus II 的 FPGA/CPLD 設(shè)計，電子工業(yè)出版社， 2021： 1220 6 Ⅱ簡介 .QuartusⅡ官方入門手冊 ,2021:11153 7 王毓銀 .數(shù)字電路邏輯設(shè)計高等教育出版社 ,1999 8 勞有蘭 ,曾文波 ,吳其琦 .基 于 FPGA 的 TDMA 數(shù)字通信系統(tǒng)的設(shè) 計 .廣西工學(xué)院 學(xué)報 ,2021:24 9 鄭儉鋒 ,I2C 總線控制器的 VHDL 設(shè)計和實 現(xiàn) .電子設(shè)計應(yīng)用 ,2021： 6567 10 Bruce,Gray,Follett, digital assistant(PDA)based I2C bus :49 11 易克初 ,田斌 ,李剛強 .FPGA 設(shè)計中關(guān)鍵問題的研究 .電子技術(shù)應(yīng)用 ,2021:6871. 12 李文 ,于偉 .如何選擇 FPGA 器件 .電子技術(shù)應(yīng)用 ,1998:59. 。藉此完成之際，借此機會謹向尊敬的周志權(quán)老師和趙占峰老師致以最衷心的感謝！ 感謝論文中參考的參考文獻的作者；對于提供論文中隱含的上述提及的支持者以及研究思想和設(shè)想的支持者表示感謝。在我畢業(yè)設(shè)計期間，周志權(quán)老師和趙占峰老師在學(xué)習(xí)、生活上都給予了我極大的關(guān)懷和鼓勵。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 33 致 謝 在論文即將完成之際，謹向所有關(guān)心我的老師、同學(xué)和朋友表示衷心的感謝！ 本課題是在導(dǎo)師周志權(quán)老師和趙占峰老師親切關(guān)懷和悉心指導(dǎo)下完成的，導(dǎo)師以淵博的學(xué)識和嚴(yán)謹?shù)闹螌W(xué)態(tài)度，為學(xué)生開拓了研究視野，豐富了專業(yè)知識。 在設(shè)計期間，通過不斷的學(xué)習(xí)、思考和實踐，主要掌握了 VHDL 語言的基本編寫技術(shù)， Quartus II 的基本使用方法，提高了學(xué)習(xí)能力和操作能力，以及創(chuàng)新能力。 著眼于 VHDL 語言的效率和可移植性以及不依賴器件的特性，設(shè)計者更能在不同系統(tǒng)中把握和描述系統(tǒng)結(jié)構(gòu)和功能特性，使設(shè)計更具靈活性。論文中將幾個比較重要的模塊進行了功能仿真，并且對頂層設(shè)計也進行了詳細的功能仿真和時序仿真，仿真結(jié)果表明，各個模塊均基本完成了相應(yīng)的邏輯功能。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 32 結(jié) 論 本次設(shè)計的題目是基于 FPGA 的 I2C 總線的設(shè)計與實現(xiàn)，設(shè)計中涉及到了 I2C 的有關(guān)知識， VHDL 語言的編寫， Quartus II 軟件的使用方法，以及 FPGA 的有關(guān)知識。順序讀操作首先要進行一次偽寫操作，前 9 個時鐘周期都是和寫操作一樣，包括第 8 位的讀寫位也輸入的是寫位“ 0”，由主機先向SDA 串行數(shù)據(jù)線發(fā)送一個開始信號，之后發(fā)送一個 7 位的從機地址以及第8 位的寫位（“ 0”），為尋找此次操作的目標(biāo)器件， 因為所有的從機都已經(jīng)于SDA 線相連，然后開始根據(jù)這個地址搜索所尋找的從機，這個過程 I2C 總線將自行完成，找到后，從機會發(fā)送一個應(yīng)答信號，接到應(yīng)答信號后主機開始向從機發(fā)送所選擇的那個 8 位的字節(jié)地址，當(dāng)從機收到這 8 位字節(jié)地址后發(fā)送一個應(yīng)答信號，主機收到這個應(yīng)答信號后發(fā)送一個重復(fù)因開始條件，之后主機再次向從機發(fā)送 7 位從機地址和第 8 位的讀位“ 1”，從機收到后發(fā)送一個應(yīng)答信號，主機收到應(yīng)答信號后開始向從機發(fā)送數(shù)據(jù)，每傳輸完畢一個字節(jié)（ 8 位）主機就會發(fā)送一個應(yīng)答信號（此次操作反應(yīng)在SDA 線上，最后一個字節(jié)除外），當(dāng)最后 一個字節(jié)發(fā)送完畢后，主機將發(fā)送不應(yīng)答信號而直接發(fā)送一個停止信號，標(biāo)志這次選擇性讀操作的結(jié)束。順序讀字節(jié)操作中，由主機先向 SDA 串行數(shù)據(jù)線發(fā)送一個開始信號，之后發(fā)送一個 7 位的從機地址以及第 8 位讀位“ 1”，為尋找此次操作的目標(biāo)器件，因為所有的從機都已經(jīng)于 SDA 線相連，然后開始根據(jù)這個地址搜索所尋找的從機，這個過程 I2C 總線將自行完成，找到后，從機會發(fā)送一個應(yīng)答信號，本次操作要求是接收從機的數(shù)據(jù)，并沒有選擇接受哪個子地址的字節(jié)的信號，所以，按照順序操作下面就可以從從器件接收數(shù)據(jù)了，發(fā)送了應(yīng)答信號后的一個周期，從機開始向 SDA 線發(fā)送數(shù)據(jù)，因為SDA 為串行線，而從機位并行，這個時候完成的工作就是上一章的做的讀操作的時候的串行轉(zhuǎn)并行，每傳輸完畢一個字節(jié)（ 8 位）主機就會發(fā)送一個應(yīng)答信號（此次操作反應(yīng)在 SDA 線上，最后一個字節(jié)除外），當(dāng)最后一個字節(jié)發(fā)送完畢后，主機將發(fā)送不應(yīng)答信號而直接發(fā)送一個停止信號，標(biāo)志這次順序讀操作的結(jié)束。寫操作中，由主機先向 SDA 串行數(shù)據(jù)線發(fā)送一個開始信號，之后發(fā)送一個 7 位的從機地址以及第 8 位的寫位（“ 0”），為尋找此次操作的目標(biāo)器件，因為所有的從機都已經(jīng)于 SDA 線相連，然后開始根據(jù)這個地址搜索所尋找的從機，這個過程I2C 總線將自行完成，找到后，從機會發(fā)送一個應(yīng)答信號，接到應(yīng)答信號后主機開始向從 機發(fā)送數(shù)據(jù)，因為 SDA 為串行線，而從機位并行輸出，這個時候完成的工作就是上一章的做的寫操作的時候的串行轉(zhuǎn)并行，每傳輸完畢一個字節(jié)（ 8 位）從機就會發(fā)送一個應(yīng)答信號，當(dāng)最后一個字節(jié)發(fā)送完畢后，主機在接受到最后一個應(yīng)答信號的時候就會發(fā)送一個停止信號，標(biāo)志這次寫操作的結(jié)束。然后進行布局布線，創(chuàng)建波形圖，進行時序仿真，也就是后級 仿真，它能夠真實地反映系統(tǒng)的工作情況。在 QuartusⅡ平臺上，根據(jù)器件的data sheet，進行管腳分配，然后對項目進行語法分析，編譯， EDA 工具可以生成一個 RTL 級的連接圖，影射到工藝庫，項目會生成一個工藝庫影射瀏覽圖，生成的圖形見附錄，之后進行綜合，時序分析。 硬件仿真 本課題設(shè)計的控制器主要是針對 8 位的微處理，為了更充分地體現(xiàn)它在系統(tǒng)中的應(yīng)用，在對設(shè) 計進行仿真的時候，建立一個仿真環(huán)境，但是并不將它們具體的模塊體現(xiàn)在論文中。設(shè)計人員應(yīng)結(jié)合芯片的內(nèi)部結(jié)構(gòu)適當(dāng)調(diào)整設(shè)計以盡可能充分地利用芯片資源 [12]。參考產(chǎn)品說明書， 了解芯片容量、外引腳個數(shù)、封裝形式、速度級別以及溫度范圍等等。 (4)選擇性能價格比最優(yōu)的。 (3)設(shè)計應(yīng)用的延續(xù)性和可擴展性。 (2)選擇產(chǎn)品設(shè)計性能改進有余量的。 第三 ,選定某一廠家的產(chǎn)品，生產(chǎn)同類器件的廠家很多，一般依據(jù)以下準(zhǔn)則進行選擇。 其次，用戶可根據(jù)設(shè)計的需要確定選擇哪一類 FPGA 器件。 首先 ,用戶應(yīng)該根據(jù)自身的技術(shù)環(huán)境、技術(shù)條件、使用習(xí)慣等選擇一種合適的軟件工具，同時要兼顧 EDA 技術(shù)的發(fā)展。FPGA 器件的選用同其它通用邏輯器件不同 ,除考慮器件本身的性能外，軟件工具也很重要 [11]。 I2C 總線規(guī)范規(guī)定，每個從器件都擁有一個唯一的 7 位從器件地址，讓主機來進行選擇，通常 7 位中四個較重要的位 (MSB―― the MostSignificant Bit)為固定的 ,并依器件本身性質(zhì)的分類區(qū)分 ,如 1010 即代表串行 EEPROM,而其他三個較不重要的位 (LSB),即A A1 與 A0 則可以通過硬件電子引腳設(shè)定，并取得 8 個不同的 I2C 地址組合，因此在同一個 I2C 總線上可以有 8 個相同類型的器 件 [10]。而時序仿真是在 FPGA 布局布線完成之后進行的仿真，這一級別的仿真可以真實地模擬真實電路的工 作情況。 表 51 I2C 總線接口信號表 端口名 方向 描述 kongzhi 輸入 啟動信號 scl 輸入 時鐘輸入 clr 輸入 清零位 dizhi 輸入 地址信號輸入 shuru 輸入 讀操作中從機發(fā)送的數(shù)據(jù) duxie 輸入 讀寫控制信號 shuchu 輸出 寫操作中主機接收的數(shù)據(jù) ack 輸出 從機的應(yīng)答信號 sda 輸入 /輸出 數(shù)據(jù)輸入輸出信號 它的外圍接口設(shè)備如圖 55 圖 56 圖 57 所示： 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 26 I2C總線控制器dizhSCLRshurkongzhiduxesa_inshucsda_out 圖 55 I2C 總線頂層設(shè)計模塊圖 圖 56 I2C 總線控制器的外圍接口功能框圖 地 址 線數(shù) 據(jù) 線讀 操 作數(shù) 據(jù) 線寫 操 作控 制 線 讀 寫 控 制 線S C L 串 行 時 鐘 線S D A 串 行 數(shù) 據(jù) 線C L Ra c k雙 向 （ 輸 入 / 輸出 ） 圖 57 I2C 總線控制器的端口圖 本章小結(jié) 本章首先介紹了 I2C 總線的功能，分為三種寫操作，順序讀操作和選擇性讀操作，然后根據(jù)這 3 種操作用 VHDL 語言做了其中比較核心的串行與并行之間的轉(zhuǎn)換，附有仿真圖，最后完成了 I2C 總線的頂層設(shè)計，為完成下章的 I2C 總線的時序?qū)崿F(xiàn)做了鋪墊。根據(jù)據(jù)總線控制器要完成的功能，需 要 2 條 8 位數(shù)據(jù)線， 1 條 8位地址線， 1 條串行時鐘線， 1 條串行數(shù)據(jù)線， 1 條讀寫控制線， 1 條啟動線， 1 條清零線 ,1 條應(yīng)答信號線。即要接收處理器的控制信號，命令與數(shù)據(jù)；還要發(fā)送 I2C 器件的數(shù)據(jù)和狀態(tài)響應(yīng)到處理器實現(xiàn)處理器與 I2C 器件之間的通信機制。這樣 ,各控制電路雖然掛在同一條總線上 ,卻彼此獨立，互不相關(guān)。 這兩線都是由 CPU 引出，其它受控電路均掛接 SDA 和 SCL 線上，只有 CPU 具有控制權(quán)，在其控制下， CPU 即可以向數(shù)據(jù)總線發(fā)送信息，又能哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 24 讀取被控器件反饋的響應(yīng)信息。之前完成了一次偽寫操作。 當(dāng)主機接收從機發(fā)送的數(shù)據(jù)時，實現(xiàn)的是 I2C 總線的讀操作功能，這個時候主機先向 SDA 線發(fā)送從機的 7 位地址數(shù)據(jù)以及第 8 位讀位，數(shù)據(jù)經(jīng)過 SDA 線時，開始在與 SDA 線連接的期間中搜索對應(yīng)的地址，找到后從機反饋一個應(yīng)答信號，這個時候從機開始通過 SDA 線向主機發(fā)送數(shù)據(jù)，每個字節(jié) 8 位數(shù)據(jù)傳輸結(jié)束，主機要向從機反饋個應(yīng)答信號（如果從機發(fā)送完最后一個字節(jié)的時候，主機不用發(fā)送應(yīng)答信號，而發(fā)送一個停止信號）。 I2C 總線是為了實現(xiàn)主機和從機之間的數(shù)據(jù)傳輸，當(dāng)從主機向從機發(fā)送數(shù)據(jù)時，實現(xiàn)的是 I2C 總線的寫操作功能，主機先發(fā)送一個開始條件，之后主機先向 SDA 線發(fā)送從機的 7 位地址數(shù)據(jù)以及第 8 位寫位，數(shù)據(jù)經(jīng)過 SDA線時，開始在與 SDA 線連接的器件中搜索對應(yīng)的地址，找到后，從機反饋一個應(yīng)答信號，這個時候主機開始通過 SDA 線向從機發(fā)送數(shù)據(jù)，每一個字節(jié) 8 位數(shù)據(jù) 傳輸結(jié)束，從機都要反饋一個應(yīng)答信號。然后介紹了居于 FPGA 的數(shù)字電路的設(shè)計流程，從開始的準(zhǔn)備到數(shù)據(jù)的輸入與功能運行，然后到中間的調(diào)試再進行功能運行，最后確認無誤了帶入時序信號然后進行時序仿真，最后下載具體的 FPGA 芯片中進行電路驗證，調(diào)試程序，最后得到 正確結(jié)果。這是最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實際工作情況，以排除錯誤，改正設(shè)計。 下載驗證 下載又 稱配置，是在功能仿真和時序仿真正確的前提下，將綜合后形成的文件下載到具體的 FPGA 芯片中。 時序仿真 時序仿真是 FPGA 設(shè)計的重要步驟之一，又稱后仿真，在做完布局布線后進行，仿真中包含布局布線產(chǎn)生的器件延時，連線延時信息。綜合就是給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機進行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計方案， 該方案必須同時滿足預(yù)期的功能和約束條件；優(yōu)化則是根據(jù)用戶的設(shè)計約束，對速度和面積進行邏輯優(yōu)化。 設(shè)計處理： 包括了邏輯分析、綜合和優(yōu)化三個步驟。 功能仿真： 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 21 功能仿真也稱前仿真或行為仿真。 設(shè)計輸入： 將設(shè)計的系統(tǒng)或電路以某種形式表現(xiàn)出來，輸入到計算機上，包括狀態(tài)圖輸入、圖形輸入和 HDL 語言輸入，常用的是后兩種。在信號的處理以及整個系統(tǒng)的控制中， FPGA 不但能大大縮減電路的