【導(dǎo)讀】LPLD語言、實施原理。、數(shù)碼顯示電路。.CPLD數(shù)字電路設(shè)計.清華大學(xué)出版社,2021年10月..CPLD原理及應(yīng)用.電子工業(yè)出版社,2021年1月.4.電路設(shè)計方面的資料。,增強實際動手能力。計中需進(jìn)行計時和統(tǒng)計。這種計時器查看的時間只能為計時結(jié)束時刻。間,即中途計時,如記錄長跑運動員跑每圈所用時間,以便了解其各階段的情況。整個系統(tǒng)的設(shè)計借助于VHDL和數(shù)字邏輯電路,在。EDA設(shè)計工具M(jìn)axplusII下進(jìn)行仿真,得到了良好的結(jié)果。可擴(kuò)充性強,具有再次開發(fā)的潛力。由于計時器系統(tǒng)使用的時鐘信號clk1和時鐘信號clk0的有效脈沖寬度均為1ms,本系統(tǒng)將4分頻產(chǎn)生的信號clk1_tmp與10分。on/off0有效時enable才變成無效。reset0、使能信號enable和時鐘信號clk0的控制。進(jìn)制、十進(jìn)制和六進(jìn)制計數(shù)器實現(xiàn)時、分、秒的計時,最長可記錄24小時。應(yīng)位上顯示的數(shù)據(jù)和段。