【導讀】學位或證書而使用過的材料。與我一同工作的同志對本研究所做的任何貢獻均已。在論文中作了明確的說明并表示謝意?；驒C構送交本論文的復印件和磁盤，允許論文被查閱和借閱。以采用影印、縮印或掃描等復制手段保存、匯編學位論文。AudioBroadcasting，DAB）等標準。這些標準在中國市場的推廣與應用過程中，很多場合需要對所發(fā)射數(shù)字信號進行采集分析，以衡量數(shù)字信號發(fā)射質量?？谝资芨哳l信號干擾等諸多缺陷。而采用USB接口的數(shù)據(jù)采集系統(tǒng)則能很好的。FPGA解決方案，并詳細闡述了系統(tǒng)方案設計思路及應用實施方法。實際需求，可應用于多種標準下的廣播電視信號接收前端，攜帶方便，功耗低，適用于信號數(shù)據(jù)的現(xiàn)場采集和存儲。

　　

【正文】 發(fā)。 EZUSB FX2LP 的 CPU 采用的是增強型 8051 內核，指令集和標準的 8051完全兼容，因此便于快速學習和應用。這個增強型 8051 內核比標準 8051 的速度快，硬件資源更豐富，功能更強大。 EZUSB 的一個指令周期僅包含 4 個時鐘周期，而對于標準的 8051，一個指令周期則需要 12 個時鐘周期來完成， EZUSB大大提高了 CPU 的運行速度。另外 EZUSB 的 CPU 時鐘可以工作在 12MHz、24MHz、 48MHz。該芯片雖然是針對 的，但是和 兼容，它支持兩種傳輸速率：全速（ Full Speed） 12Mbps 和高速（ High Speed） 480Mbps。 EZUSB FX2LP 系列芯片不僅可以進行普通的 8051 系統(tǒng) 所具備的操作，還集成了完善的數(shù)據(jù)采集和發(fā)送機制。 FX2LP 提供了兩種接口模式： Slave FIFO 和GPIF。 Cypress 公司的 EZUSB 系列芯片具有和一般 8051 系列單片機相同的數(shù)據(jù)處理方式，可以通過 EZUSB 的 CPU 直接進行數(shù)據(jù)讀取和發(fā)送，在這里 CPU扮演了搬運者的角色，那么顯然微控制器本身的工作頻率就極大的限制了數(shù)據(jù)傳輸帶寬的進一步提高，在一般低速的場合下我們尚且感受不到這種限制的弊病，但是把傳輸速率提高至 480Mbps 的條件下， CPU 將成為制約整個系統(tǒng)速度提高的瓶頸。而 EZUSB 提供了一種獨特的架構，可以將 EZUSB 作為 USB 和外部邏輯電路之間的管道，是 USB 接口和應用環(huán)境直接共享 FIFO， CPU 不參與數(shù)據(jù)傳輸，但允許以 FIFO 或 RAM 的方式訪問這些共享 FIFOs，這種被稱為“量子FIFO”的處理架構，較好地解決了 USB 高速模式的帶寬問題，使本次設計的實現(xiàn)成為可能 [15]。 中國傳媒大學碩士學位論文 數(shù)據(jù)采集系統(tǒng)的總體設計方案 16 Slave FIFO 模式的硬件結構 EZUSB 的 Slave FIFO 模式的硬件結構如圖所 示，圖中描述了 Slave FIFO 模式的內部數(shù)據(jù)流程以及引腳的使用情況。 圖 Slave FIFO 內部結構框圖 [14] 其中使用的是 16 位總線接口，當然也可以使用 8 位總線接口。外部邏輯通過 8 位或者 16 位的數(shù)據(jù)總線 FD繼而 EZUSB 的 FIFOs 進行通信。數(shù)據(jù)總線是雙向的，其輸出使能由 SLOE 引腳來控制。 FIFOADR[1:0]引腳用來選擇哪個 FIFO連接到 FD 數(shù)據(jù)總線上，并被外部主機控制，有 4 個 FIFO 可供選擇，它們分別是 EP EP EP EP8。這些端點可以設為 IN 或 OUT 端點的 一種，且能配置成多種形式以適應帶寬需要 [16]。 EZUSB 的 Slave FIFO 有兩種工作模式：同步工作模式和異步工作模式，這兩種模式的出發(fā)信號如圖 所示。這兩種模式可以被外部時鐘源或者內部時鐘源驅動。 EZUSB 的內部時鐘源可以工作于30MHz 或者 48MHz，并且可以將其輸出到 IFCLK 引腳上。如果 EZUSB 配置為使用外部 時鐘 源，可 以在 IFCLK 引腳 輸入 5~48MHz 的時鐘 。引腳FLAGA~FLAGD 反映了 EZUSB 的 FIFO 的狀態(tài)。 FLAGA~FLAGC 引腳能夠工作于兩種模式，可變 圖 Slave FIFO 同步和異步時序圖 的模式或者固定的模式； FLGAD 只能工作在固定的模式。當標志引腳配置在可中國傳媒大學碩士學位論文 數(shù)據(jù)采集系統(tǒng)的總體設計方案 17 變模式時，反映了當前選擇的 FIFO 緩沖區(qū)的狀態(tài)。 FLAGA 反映了可編程的狀態(tài)， FLAGB 反映了滿狀態(tài)， FLAGC 反映了空狀態(tài)。當標志引腳配置為固定模式時，反映了一個特定 FIFO 的 3 個狀態(tài)之一，而無論 FIFO 選擇引腳 FIFOADR[1:0]為何值，此時，反映的狀態(tài)和 FIFO 都是可以選擇的。 EZUSB的 Slave FIFO模式的控制引腳包括 SLOE（ Slave的輸出使能）、 SLRD（ Slave 的讀信號）、 SLWR（ Slave 的寫信號）、 SLCS（片選信號）、 PKTEND（包結束）和 FIFOADR[1:0]（ FIFO 選擇） [17]。圖 是 Slave FIFO 模式下的完整的接口示意圖。 圖 Slave FIFO 模式的完整接口連接示意圖 片內 I2C 總線控制器特性 EZUSB FX2LP 芯片內部還集成了 I2C 控制器，該控制器具有兩種功能：啟動加載數(shù)據(jù)和通用 I2C 總線接口。其中，啟動加載數(shù)據(jù)就是當芯片上電復位后，通過檢查其 I2C 總線上是否連接有串行 EEPROM，以決定采用何種設備固件加載方式；通用 I2C 總線接口可以很方便地連接一些串行外設。其 I2C 總線的默認傳輸速率為 100kb/s，可以被配置成快速方式，傳輸速率可達 400kb/s。 FX2LP僅提供 I2C 主控制，永遠不提供 I2C 從屬控制，任何總線沖突將產生一個錯誤位，中斷數(shù)據(jù)的傳輸 [18]。 DDR SDRAM 技術概述 DDR SDRAM的全稱是 Double Data Rate SDRAM，它是在原有 SDR SDRAM的基礎上改進而來的， SDR SDRAM 在一個時鐘周期只傳輸一次數(shù)據(jù)，它只利用了時鐘的上升沿進行數(shù)據(jù)傳輸；而 DDR SDRAM 則是在一個時鐘周期內傳輸兩次數(shù)據(jù)，它能夠在時鐘的上升沿和下降沿各傳輸一次數(shù)據(jù)，因此被稱為雙倍速率同步動態(tài)隨機存儲器。圖 中對比了 DDR SDRAM 與 SDR SDRAM 的數(shù)據(jù)傳中國傳媒大學碩士學位論文 數(shù)據(jù)采集系統(tǒng)的總體設計方案 18 輸特性，在相同的 SDRAM 核心頻率和外部時鐘頻率下， DDR SDRAM 的數(shù)據(jù)總線帶寬理想值是 SDR SDRAM 的兩倍 [19]。 nD D R S D R A MM e m o r y C e l l A r r a yI / O B u f f e rnnM e m o r y C e l l A r r a yI / O B u f f e rnS D R S D R A Mnn1 3 3 M H z1 3 3 M H z2 6 6 M b p s1 3 3 M H z1 3 3 M H z1 3 3 M H z 圖 DDR SDRAM 和 SDR SDRAM 傳輸速率比較 DDR SDRAM 通過應用 2bit 預取結構，使其數(shù)據(jù)傳輸速率達到工作時鐘的兩倍。這里我們利用讀操作作為例子來講解 2bit 預取結構。如圖 所示，在這個結構中，每個時鐘周期， 2n bits 的數(shù)據(jù)從存儲單元陣列傳輸?shù)?I/O 緩沖中去。然后數(shù)據(jù)每半個時鐘周期從 I/O 緩存輸出 n bits 數(shù)據(jù)。（在 CK 的上升沿和下降沿）。由于內部總線寬度是外部總線寬度的兩倍，所以 DDR SDRAM 的輸出速率可以達到內部總線的兩倍 [20]。 圖 2bit 預存取結構圖 中國傳媒大學碩士學位論文 數(shù)據(jù)采集系統(tǒng)的總體設計方案 19 DDR SDRAM 時序介紹 時鐘輸入信號（ Clock， CK、 CK）是一組差分時鐘。 CK和 CK 有著相同的周期但是不同的相位。 CK 起到出發(fā)時鐘校準的作用。由于數(shù)據(jù)是在 CK 的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸， 這就要求 CK 的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因， CK 上下沿間距可能發(fā)生變化，此時與其反相的 CK就起到了糾正的作用。時鐘使能（ Clock enable， CKE）用來判斷當前時鐘是否有效。當 CKE 在以給的 CK 的上升沿是高電平時，那么下一個 CK 的上升沿則繼續(xù)有效，否則即無效。輸入時鐘、控制命令和時鐘使能的關系如圖 所示 [20][21]： 圖 CK、 Command 與 CKE的時序關系 當片選信號（ Chip Select， CS）為低電平時，輸入的命令信號（ Command）有效，否則無效。行地址選通（ Row Address Strobe， RAS）有效的時候（在 CK的上升沿的時候， RAS 為低電平），此時地址線上的地址為行地址。列地址選通（ Column Address Strobe， CAS）有效的時候（在 CK 的上升沿的時候， CAS 為低電平），此時地址線上的地址為列地址。當寫使能（ Write Enable， WE）是高電平的時候，向 DDR SDRAM 寫數(shù)，當 WE是低電平的時候，讀取 DDR SDRAM的數(shù)。地址總線（ Address， A0 to Ax）被行地址和列地址共用。區(qū)地址（ Bank Address， BA0， BA1）可用來選擇當前的存儲區(qū)，如 BankA、 BankB、 BankC、BankD。其映射關系如表 23 所示： 中國傳媒大學碩士學位論文 數(shù)據(jù)采集系統(tǒng)的總體設計方案 20 表 22 BA[1:0]與所選 Bank 映射關系 Selected Bank BA0 BA1 Bank A 0 0 Bank B 1 0 Bank C 0 1 Bank D 1 1 數(shù)據(jù)選通（ Data Strobe， DQS）被用來控制 I/O 緩沖。所有的輸入輸出數(shù)據(jù)都和 DQS 的上升沿下降沿同步。對于數(shù)據(jù)位為 16bit的 DDR SDRAM 來說， LDQS和 UDQS 分別對應數(shù)據(jù)的低八位和高八位。 DQS 是 DDR SDRAM 中的重要功能，它的功能主要用來在一個時鐘周期內準確的區(qū)分出每個傳輸周期，并便于接收方準確接收數(shù)據(jù)。每一顆芯片都有一個 DQS 信號線，它是雙向的，在寫入時它用來傳送由控制器發(fā)來的 DQS 信號，讀取時，則由芯片生成 DQS 向控制器發(fā)送同步信號。 數(shù)據(jù)寫掩碼（ Data Mask， DM） 信號和數(shù)據(jù)信號同時發(fā)出，接收方在 DQS的上升沿和下降沿來判斷 DM 的狀態(tài)。如果 DM 為高電平，之前被選中的數(shù)據(jù)就被屏蔽了。圖 和圖 分別是 DDR SDRAM 進行讀 /寫操作時 DQ 和 DQS的時序關系圖： 圖 DDR SDRAM 讀時序 在讀取時， DQS 與數(shù)據(jù)信號同時出現(xiàn)，也就是說在讀取時， DQS 的上下沿作為數(shù)據(jù)周期的分割點。但是數(shù)據(jù)有效卻是在 DQS 的高低電平期中部，也就是CK 的中間。 中國傳媒大學碩士學位論文 數(shù)據(jù)采集系統(tǒng)的總體設計方案 21 圖 DDR SDRAM 寫時序 在寫入時，以 DQS 的高低電平期中部為數(shù)據(jù)周期分割點，而不是上下沿。但數(shù)據(jù)的接收和觸發(fā)有效卻為 DQS 的上下沿，這與 DDR SDRAM 的讀過程正好相反。 DDR SDRAM 芯片選型 如圖 所示，由于 FPGA 選用的 C8 的速度級，其 I/O 端口最大支持速度為 133MHz；而 Tuner 前端輸出數(shù)據(jù)為 10bit 數(shù)，故這里我們選擇鎂光公司的MT46V32M16P6T L。 圖 CycloneⅢ支持的外部存儲器示意圖 MT46V32M16P6T L 的最大工作頻率為 133MHz，其數(shù)據(jù)位寬為 16bit，深度是 32M，總容量為 512M， CL=2，即命令信號和數(shù)據(jù)信號相差 2 個時鐘周期，是 TSOP 封裝， I/O 接口兼容 SSTL_2，工作電壓為 。 本章小結 本章詳細地介紹了射頻前端、 FPGA、 USB 和 DDR SDRAM 技術，介紹了其工作流程，給出了各個模塊之間的連接方案，提出了本次設計的整體系統(tǒng)方案，確中國傳媒大學碩士學位論文 數(shù)據(jù)采集系統(tǒng)的總體設計方案 22 定了本次數(shù)字電視廣播信號數(shù)據(jù)采集卡的芯片選型。 中國傳媒大學碩士學位論文 硬件接口設計 23 3. 硬件接口設計 系統(tǒng)硬件設計中，除了完成系統(tǒng)時鐘源、電源、復位等必要電路外，重點就是要完成系統(tǒng)內各個部件的接口電路設計，通過這部分設計，基本的硬件平臺就搭建起來了。系統(tǒng)內的硬件電路接口設計如圖 所示 。 T u n e rF P G AD D R S D R A MU S B 2 . 0DATACLKIQDATA[9:0]D Q [ 7 : 0 ]DQS0D M 0D Q [ 1 5 : 8 ]D Q S 1D M 1A D D R [