【導讀】的一項關鍵技術，廣泛應用在語音識別、智能檢測、工業(yè)控制等各個領域。本文闡述了一種基于數字信號處理器的高速數據采集系統的總體。并對系統各部分功能的實現方法作出了詳細的分析和介紹。這款DSP有豐富的片內外設，用它作為處理器進行電路。設計，可以使電路結構設計簡單，成本低廉、開發(fā)周期較短。經過試驗結果檢驗，F2812內部模數轉。在采集速度方面，系統采用級聯同步采樣方式對信號進行采集，采集轉換。速度可以大大提高。案，解決了上電順序的問題。由于需要采集處理的圖像數據量較大，F2812內。據通信及代碼優(yōu)化等。并詳細介紹了作為通信接口的USB固件的開發(fā)流程。

　　

【正文】 尖峰濾掉，但是濾波處理會占用 DSP 芯片的處理時間，降低了系統的效率。更換成高性能的電源后，采集結果明顯改善，所以在選用電源時要注意電源的質 量，特別是開關電源，它的電源紋波不能太大，否則會對高頻系統造成很大的干擾。 時鐘電路 DSP 和其他的微處理器一樣，需要晶振才能工作， F2812 芯片內含一個機遇可編程 PLL（ Programmable PhaseLocked Loop）的時鐘模塊，該模塊為芯片提供了所有必要的時鐘信號，還提供了低功耗方式的控制入口， PLL 具有 4 位比例控制，用來選擇不同的 CPU 時鐘速率。 基于 PLL 的時鐘模塊提供了兩種操作模式，一種是晶振操作，該方式允許使用外部晶振給芯片提供時基；一種是外部震蕩器輸入到 X1/CLKIN 引腳 [11]。F2812 的主頻最高可達 150MHz，如果外部時鐘源也選擇為 150MHz，那么將隊周邊電路產生較強的高頻干擾，影響系統的穩(wěn)定性。而選用第一種晶振操作模式，可以將一個較低的外部時鐘源通過內部倍頻的手段達到 DSP 的工作頻率，PLL 的倍頻因子由 PLLCR 寄存器的 3， 2， 1， 0 位決定，如表 31 所示 ，xx 大學學士學位論文 17 OSCCLK 是晶振頻率 。 表 31 PLL（鎖相環(huán)）倍頻系數選擇 PLLCR 寄存器第 3~0 位 系統的時鐘頻率 0000 CLKIN=OSCCLK/2 0001 CLKIN=（ OSCCLK*） /2 0010 CLKIN=（ OSCCLK*） /2 0011 CLKIN=（ OSCCLK*） /2 0100 CLKIN=（ OSCCLK*） /2 0101 CLKIN=（ OSCCLK*） /2 0110 CLKIN=（ OSCCLK*） /2 0111 CLKIN=（ OSCCLK*） /2 1000 CLKIN=（ OSCCLK*） /2 1001 CLKIN=（ OSCCLK*） /2 1010 CLKIN=（ OSCCLK*） /2 ?? 保留 利用 DSP 內部的 PLL 鎖相環(huán)， 30MHz 頻率 輸入，利用 PLL 倍頻至 150M這里設置 PLLCR 的 3， 2， 1， 0 位為 1010，利用公式時鐘輸入 CLKIN=（ OSCCLK ） /2，可驗證得到 CLKIN=150MHz， 最好 等于 F2812 芯片的最高主頻。 在設計時鐘電路和設置時鐘倍頻時，要注意切忌倍頻系數與外部時鐘源頻率的乘積大于 F2812 的最高主頻 150MHz，否則芯片將不能正常工作。 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 200 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :X 1/ X C K I NX2T M S 320 F 2812C130p FC230p FC122p FC222p F30M H z 24H M zX T A L I NX T A L O U TC Y 7C 680 13xx 大學學士學位論文 18 圖 35 系統的時鐘 電路 同理，對于 68013 芯片，我們選用了 24Mhz 的晶振通過內部倍頻的方式使芯片達到理想的工作頻率。 CY7C68013 用自己的片內晶振電路和一個外部24MHz 晶振組成系統的時鐘電路。它有一個片內鎖相環(huán)（ PLL）電路，利用PLL 可以把 24MHz 振蕩器頻率倍頻至 480MHz 供收發(fā)器使用。內部計數器把24MHz 的頻率分頻為內部 8051 需要的默認的 12MHz 的時鐘頻率。 XTALIN 和XTALOUT 分別為晶振的輸入和輸出引腳，分別與晶振相連，同時，晶振的兩個引腳分別通過一個 22pF 的負載電容接地。系統的時鐘電路如圖 35 所示。 復位電路 復位電路 在系統的電路設計中是非常重要的。剛剛給芯片上電時， F2812芯片處于復位狀態(tài)。當 F2812 芯片的 160 管腳 XRS接地時，也起到復位的功效。 系統中手動復位的電路如圖 36 所示。原理如下：當按鈕 SW1 按下時，電容 C 上的電荷將通過按鈕串聯的電阻 R53 放走，使電容 C 上的壓降為 0， XRS為低電平，系統復位器件終止運行， PC 指向地址 0x3FFFC0；當按鈕松開時， 的電壓對電容 C 充電，充電完成后， XRS置為高電平，復位結束，實現了手動復位，程序從 PC 所指出的位置開始運行，復 位電路的電阻不恩能夠太大，否則電流達不到要求，復位失敗。 XRS還是看門狗復位輸出管腳，當看門狗產生復位時， DSP 將該引腳驅動為低電平，看門狗產生復位期間，低電平將持續(xù) 512 個 XCLKIN 周期。 當復位信號被確認后， F2812 的處理器進入了一個確定的狀態(tài)。作為硬件復位的一部分，所有當前操作均被放棄，流水線被清除， CPU 的寄存器 都進行復位，然后復位中斷向量被取回，從而執(zhí)行相應的中斷服務程序。復位程序引導（ boot）完成后，用戶需要重新初始化 PIE 中斷向量表，應用程序使能 PIE中斷向量表，中斷將從 PIE 向量表 中獲取向量。需要注意的是，當器件復位時，總是從向量表中獲取復位向量。復位完成后， PTE 向量表將被屏蔽。 這個電路 也同時為 68013 芯片提供了復位信號。 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 200 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :X 1/ X C K I NX2T M S 320 F 2812C130p FC230p FC122p FC222p F30M H z 24H M zX T A L I NX T A L O U TC Y 7C 680 13xx 大學學士學位論文 19 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 200 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :R11KR210KS?S W 1C1 27μ F+ GNDR E S E T X R S 680 13281 2 圖 36 系統的復位電路 JTAG 電路設計 同單片機的應用系統一樣，一個完成的 DSP 應用系統必須具有仿真器的標準接口，用戶可以通過 PC 調試、下載應用軟件到指定的應用板。 TI DSP 芯片提供上仿真支持，使 CCS 能控制程序的運行并實時監(jiān)視程序的活動。仿真器提供與主機通信的 JTAG 口，主機與目標 DSP 通信是通過 JTAG接口來完成的，這種連接方式對 DSP 目標系統的實時性能沒有太大的影響，片上仿真硬件提供以下功能 [16]： 1． 運行、停止或復位 DSP 芯片； 2． 將代碼和數據加載到 DSP 芯片中； 3． 檢查硬件指令或數據相關的斷點； 4． 各種計算功能，包括精確到指令周期的剖切（ Profile）功能； 5． 提供主機和目標系統間的實時數據交換。 一般情況下，在系統成功應用之前，我們要做大量的調試工作，以確保板卡和軟件程序正常工作，為了方便軟件調試， JTAG 接口尤為重要，只有 JTAG接口設置好，才能通過仿真器被 CCS 識別，從而進行大量的訪真測試實驗。如圖 37 是 F2812 的 JTAG 接口電路。 在保證電路設計正確的前提下，還要注意以下幾點： 1．要求安裝仿真器的計算機與 DSP 應用系統可靠共地。 2．禁止帶電插拔 JTAG 接頭。 3．正確的操作順序是：先退出計算機系統的訪真窗口，然后再將 DSP 應用板斷電，否則可能出現仿真器不能正常運行的情況。 xx 大學學士學位論文 20 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 6 J un 200 9 S he e t of F i l e : D : \ P R O G R A M F I L E S \ P R O T E L 99S E \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :T M S1T D I3+ 5T D O7T C K911E M U 013T R S T24681012E M U 114J A T GC1 FR1R3R2GND+ C C 圖 37 JTAG 接口電路設計 F2812 與存儲器的接口設計 對 DSP 內部存儲器資源進行必要的了解后，才能正確地利用它的強大功能。本系統使用的是 TMS320F2812 芯片，我們先介紹一下該芯片的資源分配狀況和地址空間分配圖，之 后，根據系統的要求，設計出外擴存儲器的配置方案。 F2812 存儲資源分配情況 1． F2812 的外部存儲空間 本系統采用的 DSP 具有豐富的內部存儲器，使用片內存儲器有三個優(yōu)點：高速執(zhí)行（不需要等待）、低開銷、低功耗，充分利用內部存儲器可以使 DSP系統的整體性能達到最佳。為了提高執(zhí)行速度，本文設計的系統在調試時將程序空間映射到內部空間中。將固化程序到 Flash 存儲器后，在上電運行時實現程序搬移到內部存儲器中，提高了系統的執(zhí)行效率。 F2812 芯片的 CPU 并不包含任何存儲器，但是可以通過多總線訪問芯片內部或外部擴 展的存儲器。 F2812 通過 32 位數據地址和 22 位程序地址控制整個存儲器及外設，最大可尋址 4G 個字（每個字 16 位）的數據空間和 4M 字的程序空間。 F2812 芯片包含兩個單周期快速仿問的存儲器， M0 和 M1。每個空間的長度都是 1K 字，其中 M0 映射到 0x00 0000~0x00 03FF 空間， M1 映射到到0x00 0400~0x00 07FF 空間。復位狀態(tài)下，堆棧指針指向 M1 模塊的起始位置。M0 和 M1 同時映射到程序和數據空間，所以 M0 和 M1 既可以執(zhí)行程序也可以存放數據變量。 F2812 還包含一塊 16K 16 位的單周期訪 問的 RAM 存儲器（ SRAM），這部分存儲器被分為 3 塊，分別是 L0（ 4K）， L1 （ 4K）， H0xx 大學學士學位論文 21 （ 8K）。每個模塊都能獨立訪問，而且每個模塊都 能 映射到程序和數據空間 [9]。在本文設計的系統中將 H0 映射到程序區(qū)， M0、 M1 和 H0 的一部分映射到數據區(qū)。 F2812 芯片內部有一個 Boot ROM 存儲器，它是掩模型片內存儲器，并在出廠時固化了 Boot Loader 軟件。 Boot Loader 軟件根據引擎引導模式（ Boot Mode）信號確定上電時的引導裝載方式。用戶可以選擇從內部 FLASH 存儲器引導程序，也可以根據需 要建立自己的引導程序，使用 Zone7 空間進行程序引導，將程序存放在外部空間。引導成功后，通過軟件使能內部的 ROM，以便可以訪問存放在 ROM 中的外部空間。 2． F2812 的外部存儲空間 TMS320F2812 的外部接口如圖 38 所示，可分為 5 個固定的存儲映像區(qū)域，每個外部接口 XINTF 區(qū)都有一個片選信號，用于訪問某一個特定的區(qū)域。在一些器件上，倆區(qū)的片選信號在內部“與”在一起，組成一個共享的芯片選擇。在這種方式下，同一個存儲器可被連到倆個區(qū)或者可用外部解碼邏輯來區(qū)分這倆個區(qū)。 5 個區(qū)中每一個區(qū)還可以用指定的等待 狀態(tài)數、選通信號建立和保持時間進行編程。在一個讀訪問和寫訪問中，等待的狀態(tài)數、選通信號建立時間均可以被指定 [25]。另外，每個區(qū)都可以用 XREADY 信號去擴展外部的等待狀態(tài)或者不擴展，可編程等待狀態(tài)、芯片選擇和可編程選通時間使得接口與外部存儲器及外設相脫離。 下面是 XMP/MC 信號對 XINTF 的影響： 復位時， XMP