quartusii基本操作流程-資料下載頁
2025-04-06 13:35本頁面
【正文】 2) 實(shí)驗(yàn)原理 ：實(shí)驗(yàn)程序?yàn)槔?422， 實(shí)驗(yàn)原理參考 ， 設(shè)計(jì)流程參考本章 。 (3) 實(shí)驗(yàn)內(nèi)容 1：在 QuartusⅡ 上對例 422進(jìn)行編輯 、 編譯 、 綜合 、 適配 、仿真 。 說明例中各語句的作用 ， 詳細(xì)描述示例的功能特點(diǎn) ， 給出其所有信號的時(shí)序仿真波形 。 (4) 實(shí)驗(yàn)內(nèi)容 2：引腳鎖定以及硬件下載測試 （ 參考 ） 。 引腳鎖定后進(jìn)行編譯 、 下載和硬件測試實(shí)驗(yàn) 。 將實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告 。 實(shí)驗(yàn)與設(shè)計(jì) X康芯科技 (5) 實(shí)驗(yàn)內(nèi)容 3：使用 SignalTap II對此計(jì)數(shù)器進(jìn)行實(shí)時(shí)測試 ， 流程與要求參考 。 (6) 實(shí)驗(yàn)內(nèi)容 4：從設(shè)計(jì)中去除 SignalTap II， 要求全程編譯后生成用于配置器件 EPCS1編程的壓縮 POF文件 ， 并使用 ByteBlasterII， 通過 AS模式對實(shí)驗(yàn)板上的 EPCS1進(jìn)行編程 ， 最后進(jìn)行驗(yàn)證 。 (7) 實(shí)驗(yàn)內(nèi)容 4：為此項(xiàng)設(shè)計(jì)加入一個(gè)可用于 SignalTapII采樣的獨(dú)立的時(shí)鐘輸入端 （ 采用時(shí)鐘選擇 clock0=12MHz， 計(jì)數(shù)器時(shí)鐘 CLK分別選擇 256Hz、16384Hz、 6MHz） ， 并進(jìn)行實(shí)時(shí)測試 。 (8) 思考題 ：在例 422中是否可以不定義信號 CQI， 而直接用輸出端口信號完成加法運(yùn)算 ， 即： CQ = CQ + 1？ 為什么 ？ (9) 實(shí)驗(yàn)報(bào)告 ：將實(shí)驗(yàn)原理 、 設(shè)計(jì)過程 、 編譯仿真波形和分析結(jié)果 、 硬件測試實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告 。 實(shí)驗(yàn)與設(shè)計(jì) X康芯科技 54. 用原理圖輸入法設(shè)計(jì) 8位全加器 (1) 實(shí)驗(yàn)?zāi)康?：熟悉利用 QuartusⅡ 的原理圖輸入方法設(shè)計(jì)簡單組合電路 ， 掌握層次化設(shè)計(jì)的方法 ， 并通過一個(gè) 8位全加器的設(shè)計(jì)把握利用 EDA軟件進(jìn)行原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程 。 (2) 實(shí)驗(yàn)原理 ：一個(gè) 8位全加器可以由 8個(gè) 1位全加器構(gòu)成 ， 加法器間的進(jìn)位可以串行方式實(shí)現(xiàn) ， 即將低位加法器的進(jìn)位輸出 cout與相臨的高位加法器的最低進(jìn)位輸入信號 cin相接 。 而一個(gè) 1位全加器可以按照 。 實(shí)驗(yàn)與設(shè)計(jì) X康芯科技 (3) 實(shí)驗(yàn)內(nèi)容 1：完成半加器和全加器的設(shè)計(jì) ， 包括原理圖輸入 、 編譯 、綜合 、 適配 、 仿真 、 實(shí)驗(yàn)板上的硬件測試 ， 并將此全加器電路設(shè)置成一個(gè)硬件符號入庫 。 鍵 鍵 鍵 3(PIO0/1/2)分別接 ain、 bin、 cin；發(fā)光管 D D1(PIO9/8)分別接 sum和 cout。 (4) 實(shí)驗(yàn)內(nèi)容 2， 建立一個(gè)更高層次的原理圖設(shè)計(jì) ， 利用以上獲得的 1位全加器構(gòu)成 8位全加器 ， 并完成編譯 、 綜合 、 適配 、 仿真和硬件測試 。建議選擇電路模式 1（ 附錄圖 3） ；鍵 鍵 1輸入 8位加數(shù)；鍵 鍵 3輸入 8位被加數(shù)；數(shù)碼 6/5顯示加和； D8顯示進(jìn)位 cout。 (5) 實(shí)驗(yàn)報(bào)告 ：詳細(xì)敘述 8位加法器的設(shè)計(jì)流程；給出各層次的原理圖及其對應(yīng)的仿真波形圖；給出加法器的時(shí)序分析情況；最后給出硬件測試流程和結(jié)果 。 實(shí)驗(yàn)與設(shè)計(jì) X康芯科技 55. 用原理圖輸入法設(shè)計(jì)較復(fù)雜數(shù)字系統(tǒng) (1) 實(shí)驗(yàn)?zāi)康?：熟悉原理圖輸入法中 74系列等宏功能元件的使用方法 ， 掌握更復(fù)雜的原理圖層次化設(shè)計(jì)技術(shù)和數(shù)字系統(tǒng)設(shè)計(jì)方法 。 完成 8位十進(jìn)制頻率機(jī)的設(shè)計(jì) 。 (2) 原理說明 ：利用第 4節(jié)介紹的 2位計(jì)數(shù)器模塊 ， 連接它們的計(jì)數(shù)進(jìn)位 ， 用 4個(gè)計(jì)數(shù)模塊就能完成一個(gè) 8位有時(shí)鐘使能的計(jì)數(shù)器；對于測頻控制器的控制信號 ， 在仿真過程中應(yīng)該注意它們可能的毛刺現(xiàn)象 。 最后按照設(shè)計(jì)流程和方法即可完成全部設(shè)計(jì) 。 (3) 實(shí)驗(yàn)內(nèi)容 ：首先完成 2位頻率計(jì)的設(shè)計(jì) ， 然后進(jìn)行硬件測試 ， 建議選擇電路模式2；數(shù)碼 2和 1顯示輸出頻率值 ， 待測頻率 F_IN接 clock0；測頻控制時(shí)鐘 CLK接 clock2，若選擇 clock2 = 8Hz， 門控信號 CNT_EN的脈寬恰好為 1秒 。 然后建立一個(gè)新的原理圖設(shè)計(jì)層次 ， 在此基礎(chǔ)上將其擴(kuò)展為 8位頻率計(jì) ， 仿真測試該頻率計(jì)待測信號的最高頻率 ， 并與硬件實(shí)測的結(jié)果進(jìn)行比較 。 (4) 實(shí)驗(yàn)報(bào)告 ：給出各層次的原理圖 、 工作原理 、 仿真波形圖和分析 ， 詳述硬件實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果 。 演講完畢，謝謝觀看！
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