【導(dǎo)讀】心，集成于一片Xilinx公司的SpartanⅡE系列XC2S100E-6PQ208芯片上，在ISE環(huán)境下采。本設(shè)計(jì)的特點(diǎn)在于能夠測量的電壓范圍寬，主要采用了分壓原理,該系統(tǒng)具。有集成度高、靈活性強(qiáng)、易于開發(fā)和維護(hù)等特點(diǎn)。方案一：采用3位半數(shù)字電壓表。它的核心器件是一個(gè)雙積分式A/D轉(zhuǎn)。分輸出達(dá)到起始電平為止，從而將UX轉(zhuǎn)換成時(shí)間間隔進(jìn)行測量。只要用計(jì)數(shù)器累計(jì)時(shí)間間隔。內(nèi)的脈沖數(shù)，即為UX之值。目前單片機(jī)技術(shù)比較成熟，功能也比較強(qiáng)大，配合一定的外圍電路可實(shí)現(xiàn)數(shù)字電壓表，原理圖如圖所示。輸入信號經(jīng)AD轉(zhuǎn)換器轉(zhuǎn)換后送到單片機(jī)進(jìn)行數(shù)據(jù)處理，系統(tǒng)根據(jù)。不同電壓信號計(jì)算出不同的數(shù)值，并將其顯示出來。缺點(diǎn)是在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電。路，因此整個(gè)系統(tǒng)顯得十分復(fù)雜，不易于實(shí)現(xiàn)。綜合上述分析，方案三為本設(shè)計(jì)最佳選擇方案。沖寬度信號）或頻率，然后由定時(shí)器/計(jì)數(shù)器獲得數(shù)字值，積分時(shí)間常數(shù)較大，

　　

【正文】 e。 else 24 wait for WIDTH。 O = 39。039。 end if。 wait。 end process ONE_SHOT。 end ROC_V。 Model for TOC (TristateOnConfiguration) Cell library IEEE。 use 。 use 。 entity TOC is generic (InstancePath: STRING := *。 WIDTH : Time := 0 ns)。 port(O : out std_ulogic := 39。039。)。 attribute VITAL_LEVEL0 of TOC : entity is TRUE。 end TOC。 architecture TOC_V of TOC is attribute VITAL_LEVEL0 of TOC_V : architecture is TRUE。 begin ONE_SHOT : process begin O = 39。139。 if (WIDTH = 0 ns) then O = 39。039。 else wait for WIDTH。 O = 39。039。 end if。 wait。 end process ONE_SHOT。 end TOC_V。 library IEEE。 use 。 library SIMPRIM。 use 。 use 。 entity ym is port ( clk : in STD_LOGIC := 39。X39。 reset : in STD_LOGIC := 39。X39。 q : in STD_LOGIC_VECTOR ( 7 downto 0 )。 25 v1 : out STD_LOGIC_VECTOR ( 3 downto 0 )。 v2 : out STD_LOGIC_VECTOR ( 3 downto 0 )。 v3 : out STD_LOGIC_VECTOR ( 3 downto 0 )。 v4 : out STD_LOGIC_VECTOR ( 3 downto 0 )。 v5 : out STD_LOGIC_VECTOR ( 3 downto 0 ) )。 end ym。 architecture Structure of ym is ponent ROC generic (InstancePath: STRING := *。 WIDTH : Time := 100 ns)。 port (O : out STD_ULOGIC := 39。139。)。 end ponent。 ponent TOC generic (InstancePath: STRING := *。 WIDTH : Time := 0 ns)。 port (O : out STD_ULOGIC := 39。139。)。 end ponent。 signal clk_bufgp : STD_LOGIC。 signal reset_ibuf : STD_LOGIC。 signal q_5_ibuf : STD_LOGIC。 signal q_0_ibuf : STD_LOGIC。 signal q_1_ibuf : STD_LOGIC。 signal q_4_ibuf : STD_LOGIC。 signal q_3_ibuf : STD_LOGIC。 signal q_2_ibuf : STD_LOGIC。 signal v44_madd_n0000_inst_cy_1 : STD_LOGIC。 signal n1198 : STD_LOGIC。 signal choice84 : STD_LOGIC。 signal v44_madd_n0000_inst_cy_2 : STD_LOGIC。 signal v33_madd_n0000_inst_cy_1 : STD_LOGIC。 signal n1063 : STD_LOGIC。 signal q_7_ibuf : STD_LOGIC。 signal q_6_ibuf : STD_LOGIC。 signal v2_0_obuf : STD_LOGIC。 signal v33_0_n33 : STD_LOGIC。 signal v33_madd_n0000_inst_lut2_0 : STD_LOGIC。 signal v33_madd_n0000_inst_cy_0 : STD_LOGIC。 signal v55_madd_n0000_inst_lut2_0 : STD_LOGIC。 signal n290 : STD_LOGIC。 signal v55_madd_n0000_inst_cy_2 : STD_LOGIC。 signal v55_madd_n0000_inst_cy_1 : STD_LOGIC。 signal v33_madd_n0000_inst_cy_2 : STD_LOGIC。 26 signal v55_madd_n0000_inst_cy_0 : STD_LOGIC。 signal v44_madd_n0000_inst_cy_0 : STD_LOGIC。 signal v44_madd_n0000_inst_lut2_0 : STD_LOGIC。 signal n1239 : STD_LOGIC。 signal choice66 : STD_LOGIC。 signal choice60 : STD_LOGIC。 signal n1107 : STD_LOGIC。 signal choice81 : STD_LOGIC。 signal choice59 : STD_LOGIC。 signal v33_2_rt : STD_LOGIC。 signal v33_1_rt : STD_LOGIC。 signal v55_2_rt : STD_LOGIC。 signal v55_1_rt : STD_LOGIC。 signal v44_2_rt : STD_LOGIC。 signal v44_1_rt : STD_LOGIC。 signal v55_3_rt : STD_LOGIC。 signal v33_3_rt : STD_LOGIC。 signal v44_3_rt : STD_LOGIC。 signal v33_madd_n0000_inst_lut2_01_O : STD_LOGIC。 signal v55_madd_n0000_inst_lut2_01_O : STD_LOGIC。 signal v44_madd_n0000_inst_lut2_01_O : STD_LOGIC。 signal v33_2_rt_O : STD_LOGIC。 signal v33_1_rt_O : STD_LOGIC。 signal v55_2_rt_O : STD_LOGIC。 signal v55_1_rt_O : STD_LOGIC。 signal v44_2_rt_O : STD_LOGIC。 signal v44_1_rt_O : STD_LOGIC。 signal v55_3_rt_O : STD_LOGIC。 signal v33_3_rt_O : STD_LOGIC。 signal v44_3_rt_O : STD_LOGIC。 signal clk_bufgp_IBUFG : STD_LOGIC。 signal GSR : STD_LOGIC。 signal v55_2_GSR_OR : STD_LOGIC。 signal v44_2_GSR_OR : STD_LOGIC。 signal v33_2_GSR_OR : STD_LOGIC。 signal v33_3_GSR_OR : STD_LOGIC。 signal v33_0_GSR_OR : STD_LOGIC。 signal v33_1_GSR_OR : STD_LOGIC。 signal v44_3_GSR_OR : STD_LOGIC。 signal v44_0_GSR_OR : STD_LOGIC。 signal v44_1_GSR_OR : STD_LOGIC。 signal v55_3_GSR_OR : STD_LOGIC。 signal v55_0_GSR_OR : STD_LOGIC。 signal v55_1_GSR_OR : STD_LOGIC。 27 signal v1_3_obuf_GTS_TRI : STD_LOGIC。 signal GTS : STD_LOGIC。 signal v1_2_obuf_GTS_TRI : STD_LOGIC。 signal v1_1_obuf_GTS_TRI : STD_LOGIC。 signal v1_0_obuf_GTS_TRI : STD_LOGIC。 signal v2_3_obuf_GTS_TRI : STD_LOGIC。 signal v2_2_obuf_GTS_TRI : STD_LOGIC。 signal v2_1_obuf_GTS_TRI : STD_LOGIC。 signal v2_0_obuf_GTS_TRI : STD_LOGIC。 signal v3_3_obuf_GTS_TRI : STD_LOGIC。 signal v3_2_obuf_GTS_TRI : STD_LOGIC。 signal v3_1_obuf_GTS_TRI : STD_LOGIC。 signal v3_0_obuf_GTS_TRI : STD_LOGIC。 signal v4_3_obuf_GTS_TRI : STD_LOGIC。 signal v4_2_obuf_GTS_TRI : STD_LOGIC。 signal v4_1_obuf_GTS_TRI : STD_LOGIC。 signal v4_0_obuf_GTS_TRI : STD_LOGIC。 signal v5_3_obuf_GTS_TRI : STD_LOGIC。 signal v5_2_obuf_GTS_TRI : STD_LOGIC。 signal v5_1_obuf_GTS_TRI : STD_LOGIC。 signal v5_0_obuf_GTS_TRI : STD_LOGIC。 signal GND : STD_LOGIC。 signal NlwInverterSignal_v1_3_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v1_2_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v1_1_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v1_0_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v2_3_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v2_2_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v2_1_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v2_0_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v3_3_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v3_2_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v3_1_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v3_0_obuf_GTS_TRI_CTL : STD_LOGIC。 signal NlwInverterSignal_v4_3_o