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基于veriloghdl的車程計費器設計-資料下載頁

2024-11-17 21:44本頁面

【導讀】集體已經發(fā)表或撰寫過的作品成果。對本文的研究做出重要貢獻的個。人和集體均已在文中以明確方式標明。本人完全意識到本聲明的法律。結果由本人承擔。計費器;VerilogHDL;FPGA;芯片為控制核心、附加一定外圍電路構成所需系統;[2]夏宇聞.Verilog數字系統設計教程[M].北京航空航天大學出版社..發(fā),不僅成本低、周期短、可靠性高,而且具有完全的知識產權。計費器作為出租車的一個重要組成部分,關系著出租車司機和乘客雙方。目前市場上使用的計費器主要是利用。近一年來,各大城市都在對出租車價格進行調整,由于數量太多,很多城市的調價。鐘做分頻處理,得到系統各模塊所需的時鐘頻率,將采集到的信息送到EP2C35F672C8芯片,并且積極、充分與同學進行交流、討論,完成期限:2020年4月完成論文。硬件上驗證設計的效果,保障畢業(yè)設計的順利完成。

  

【正文】 clk。 //輸出選擇的時鐘信號 wire select_clk。 assign select_clk=start?distance_enable:time_enable。 endmodule //結束控制模塊 計費模塊 計費模塊的框圖如下: Clk50M Selectclk Timeenable Start Clk timeenable Reset S[7..0] Start M[7..0] Clk Reset fee[7..0] Selectclk Distanceenable selectclkTimeenable Start 11 計費模塊用于出租車啟動后,根據行駛路程和等待時間計算費用。當出租車停車時,時鐘 select_clk 用于將費用計數器復位為起步價 元;當車處于行駛狀態(tài)且滿 4 公里時, select_clk 信號選擇 distans_enable,此后路程每滿 1公里,費用計數器加 1 元;當出租車處于停止等待狀態(tài)且時鐘滿 2 分鐘時,select_clk 信號選擇 time_enable 信號,時間每滿 1 分鐘,費用計數器加 1 元。 計費模塊 部分 代碼如下所示 : always@(posedge clk or negedge reset) begin if(!reset) //低電平有效 begin fee=8’d6。 //起步為六元 end else if(select_clk==1’d1) begin if(fee[3:0]==439。d9) //費用的低四位是不是計到了 9 begin fee[3:0]=439。d0。 //計到 9 清零 if(fee[7:4]==439。d9) //費用的高四位是不是計到了 9 fee[7:4]=439。d0。 //計到 9 清零 else fee[7:4]=fee[7:4]+139。d1。 end else fee[3:0]=fee[3:0]+139。d1。 end end 數碼管顯示模塊 數碼管顯示模塊的框圖如下: Clk1 Distance[7..0] dig[7..0] S[7..0] M[7..0 seg[7..0] Fee[7..0] Clk1 Distance[7..0] S[7..0] M[7..0] Fee[7..0] 12 數碼管有兩種顯示方式動態(tài)顯示與靜態(tài)顯示,由于在本文中用到了八個數碼管所以選擇了動態(tài)顯示,在時鐘的控制下,當 reset 為高電平的時候將 費用,公里,時間譯碼輸出。 頂層模塊 各模塊設計仿真實現后,可分別創(chuàng)建成元件符號。頂層就是將各分模塊用Verilog HDL 語言或者是圖形方法連接起來,便可實現系統電路。 頂層模塊的 VerilogHDL 源代碼: module taximeter(clk_50M,reset,start,seg,dig)。//端口的定義 input clk_50M,reset,start。//總的時鐘信號 , 復位信號 , 開始信號 output[7:0] seg,dig。//數碼管的輸出 wire [7:0]distance。//公里 wire [7:0] s。//秒 wire [7:0] m。//分 wire[7:0] fee。//費用 wire clk。 //計數時鐘 wire distance_enable。//公里控制費用的信號 wire time_enable。 //時間控制費用的信號 wire select_clk。 //控制信號 wire clk1。 //數碼管顯示的時鐘 //*模塊的調用 *// div u0(.clk_50M(clk_50M),.clk(clk),.reset(reset))。 div1 u1(.clk_50M(clk_50M),.clk1(clk1),.reset(reset))。 Distancemokuai u2(.clk(clk),.start(start),.reset(reset), .distance(distance),.distance_enable(distance_enable))。 timemokuai u4(.clk(clk),.reset(reset),.start(start),.s(s),.m(m), .time_enable(time_enable))。 //調用計時模塊 control u3(.start(start),.distance_enable(distance_enable), .time_enable(time_enable),.select_clk(select_clk))。 feemokuai u5(.reset(reset),.fee(fee),.select_clk(select_clk),.clk(clk))。 scan_led U6(.clk1(clk1),.dig(dig),.seg(se g),.distance(distance), .s(s),.m(m),.fee(fee))。 endmodule //結束頂層模塊 13 3 系統仿真測試 設計完成后,可以分為模塊仿真和頂層模塊系統仿真, 同時可根據設計要求加入測試輸入條件。仿真后得到的相應輸出結果如與預先的結果不相符,則應修改設計,直到相符為止。 計時模塊仿真 兩分鐘之內(包括兩分鐘)的仿真結果如下所示: 圖 5 等待時間兩分鐘 之 內仿真圖 從波形圖 5 可以看出在 clk 的控制下當 start 為低電平 reset 為高 電平的時候時間計數, time_enable 為低電平。 兩分鐘之外 (不包括兩分鐘)的仿真結果如下所示: 圖 6 等待 時間兩分鐘之外仿真圖 從波形圖 6 可以看出在 clk 的控制下當 start 為低電平 reset 為高 電平的時候時間計數 , 當時間大于二分鐘的時候, time_enable 為輸出高電平。 14 計程模塊 圖 7 計程模塊仿真圖 從波形圖 7 可以看出在時鐘的控制下,當 reset 為高電平且 start 為高電平的時候, distance 開始計數,當計到大于 4 的時候輸出了 distance_enable 為高電平。 計費模塊仿真 圖 8 計費模塊仿真圖 從波形圖 8 中可以看出 該圖是在等待時間沒有超過兩分鐘的情況 下的仿真圖,當 select_clk 信號處于低電平時,系統選擇等待信號 time_enable,此時不產生費用;當 select_clk 信號處于高低平時,系統選擇行駛信號 distance_enable,此時費用按照行駛行程收費。 頂層模塊系統仿真 系統頂層仿真 沒有譯碼的 仿真結果如下所示: 15 圖 9 為行駛中未停時的系統電路仿真結果: 圖 9 行駛未停止仿真圖 圖 10 為行駛中停止時(在兩分鐘之內)的系統電路仿真結果: 圖 10 行駛停止兩分鐘之內仿真圖 圖 11 為行駛中停止時(在兩分鐘之外)的系統電路仿真結果: 圖 11 行駛停止兩分鐘 之外仿真圖 從 圖 9 可以看出當 reset 為 1 時,費用計數器為 6 元 , 系統啟動, start=1表示出租車行駛, distance_enable 每產生一個脈沖,路程計數器加 1;路程 4公里內,費用保持 6 不變,超過 4 公里,費用計數器進行加計數,每增加 1 公里費用加 1 元,此時等待時間計數器不變。 而根據 圖 10 , 圖 11 的仿真波形可知,當 reset 為 1 時,系統啟動, start=0表示出租車處于停止等待狀態(tài),此時等待時間計數器計數,在 2 分鐘等待時間內,費用計數器不變;等待時間超過 2 分鐘后,每增加 1 分鐘,費用計數器增加 1元,此 時路程計數器保持不變。 16 4 綜合 Quartus II 軟件綜合的報表 仿真電路圖 系統仿真電路圖如上圖所示, 從綜合的 RTL 級電路可以看出完全符合系統規(guī)范。 17 結論 本文主要研究了用 Verilog HDL 及 FPGA 芯片 設計車程計費器 的一種方法 。對于 車程計費器 的設計的主要難點, 時間的控制及行駛與等待之間的轉換。利用復位信號和起始時間兩個控制信號來控制運行過程具有很大的 控制優(yōu)越性。 實踐證明 它 可以解決 單片機所設計的車程計費器 的 局限性和低效率。 同時增加了系統的可靠性和應用靈活性 。利用 FPGA 成功 完善 了 車程計費器, 在未來的日子本設計將會在出租車行業(yè)得到廣泛的應用,這會大大提高車程計費器 的 準確性,精確度及工作 效率。 然而由于條件的有限和時間的倉促,未能將其應用于 實踐 中,但為了答辯時的表現效果,我 特意分各種可能出現的情況對系統進行仿真處理。并將 各個 仿真圖插入本論文中,方便讀者理解,同時 也可借此 加強設計的可信度。 希望本次研究 為 今后出租車計費器的設計 提供了參考,在未來的日子里希望能設計出車程計費器滿足所有需要出租車的人們的要求。 18 參考文獻 [1] 茅豐 .基于 FPGA 的出租車計費器設計 [D].上海交通大學 .2020. [2] 夏宇聞 .Verilog 數 字 系 統 設 計 教 程 [M]. 北 京 航 空 航 天 大 學 出 版社 .. [3] 潘松 ,黃繼業(yè) . EDA 技術與 VHDL[M]. 清華大學出版社 .. [4] 焦敏 .FPGA 在出租車計費器上的應用研究 [J].中國科技信息 . [5] 張立 ,張光新 ,柴磊 ,周澤魁 . FPGA 在多功能計費器系統中的應用 [N].儀器儀表學報 . [6] . VerilogHDL 硬件描述語言 [M].機械工業(yè)出版社 . [7] 張明 .VerilogHDL 實用 教程 [M].電子科技大學出版社 . [8] 王偉 .Verilog HDL 程序設計與應用 [M].人民郵電出版社 . [9] 劉秋云 .Verilog HDL 設計實踐與指導 [M].機械工業(yè) 出版社 . [10] 王冠 .Verilog HDL 與數字電路設計 [M]. 機械工業(yè)出版社 . [11] 杜慧敏 .基于 VerilogHDL 的 FPGA 設計基礎 [M].高等教育出版社 . [12] .基于 Verilog語言的實用 FPGA 設計 [M].科學出版社 . [13] W_ou, . [14] 張龍濱 , 賀妤函 .基于 EP2C35的 MCU8051內核的小型系統設計 [J].萍鄉(xiāng)高等??茖W校學報 . [15] 返山人 . . [16] 介紹 . 19 附錄一 VerilogHDL 源代碼: 計數器分頻模塊的 VerilogHDL 源代碼 module div(clk_50M,clk,reset)。 // 端口的定義 input clk_50M,reset。 // 總的時鐘是 50M output clk。 //分頻后輸出的時鐘 reg clk。 reg [31:0] count。 //32 位的計數器 always@ (posedge clk_50M or negedge reset) //異步復位 begin if(!reset) begin
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