【導讀】接口，是電子設計自動化的關(guān)鍵技術(shù)之一。它采用一種自上而下。為若干子模塊，最后完成系統(tǒng)硬件的整體設計。它支持設計庫和可重復使用的元。件生成，支持階層設計，提供模塊設計的創(chuàng)建。VHDL設計技術(shù)對可編程專用集成。電路的發(fā)展起著極為重要的作用。本文主要介紹以EP1C3/EP1C6芯片進行十字路口的交通控制燈的設計，該系統(tǒng)可控制2個方向的紅、黃、綠三盞燈,讓其按特定的規(guī)律進行變化。MAX+PlusⅡ?qū)υO計結(jié)果進行仿真，發(fā)現(xiàn)系統(tǒng)工作性能良好。該設計展示了VHDL語言的強大功能和優(yōu)秀特性。奏也越來越快，對設計開發(fā)提出了更高的要求。持，既縮短了研發(fā)周期，又大大節(jié)約了成本，受到了電子工程師的青睞。從過去只能用來作為部分電子電路的取。代品，到現(xiàn)在可以實現(xiàn)SOPC，門數(shù)的增多意味著可以實現(xiàn)更多的功能。司更樂于設計IP核而不是單純的IC芯片，因為他們看到了這是市場的發(fā)展方向。路并反復修改、制作電路。這將極大的降低了PCB的設計難度，有效地減少系統(tǒng)

　　

【正文】 1”。 －－則個位置 9 th:=th1。 －－十位減 1 else tl:=tl1。 －－個位減 1 end if。 else th:=”0000”。 tl:=”0000”。 －－若計數(shù)值為 0 a:=’0’。 －－ a 變?yōu)榈碗娖? state:=green。 －－改為綠燈亮狀態(tài) 25 end if。 end if。 when yellow=if a=’0’ then －－ 黃燈亮狀態(tài) th:=”0000”。 －－若 a 為低電平 tl:=”0100”。 －－置初值 4 a:=’1’。 －－ a 變?yōu)楦唠娖? y=’1’。 －－ 黃燈點亮 g=’0’。 －－ 綠燈滅 else if not(th=”0000” and tl=”0001”) then －－若計數(shù)值不為 1 if tl=”0000” then －－若個位計數(shù)為 0 tl:=”1001”。 －－則個位置 9 th:=th1。 －－十位減 1 else tl:=tl1。 －－個位減 1 end if。 else th:=”0000”。 tl:=”0000”。 －－若計數(shù)值為 0 a:=’0’。 －－ a 變?yōu)榈碗娖? state:=red。 －－變?yōu)榧t燈亮狀態(tài) end if。 end if。 end case。 timh=th。 －－ 計數(shù)值十位輸出 timl=tl。 end if。 －－ 計數(shù)值個位輸出 end process。 end corn_arc。 附錄五： sel模塊 library ieee。 use 。 use 。 entity sel is port(clk:in std_logic。 26 sell:out std_logic_vector(2 downto 0))。 end sel。 architecture sel_arc of sel is begin process(clk) variable tmp:std_logic_vector(2 downto 0)。 begin if clk’event and clk=’1’ then －－若 clk 上升沿到 if tmp=”000” then tmp:=”001”。 elsif tmp=”001” then tmp:=”100”。 elsif tmp=”100” then tmp:=”101”。 elsif tmp=”101” then tmp:=”000”。 end if。 end if。 sell=tmp。 －－ 4 種狀態(tài)輸出 end process。 end sel_arc。 附錄六： ch41a 與 dispa 模塊 library ieee。 use 。 entity ch41a is port(sel:in std_logic_vector(2 downto 0)。 d0,d1,d2,d3:in std_logic_vector(3 downto 0)。 q:out std_logic_vector(3 downto 0))。 end ch41a。 architecture ch41_arc of ch41a is begin process(sel) begin case sel is when “100”=q=d2。 －－ B 干道個位計時 when “101”=q=d3。 －－ B 干道十位計時 when “000”=q=d0。 －－ A 干道個位計時 when others=q=d1。 －－ A 干道十位計時 27 end case。 end process。 end ch41_arc。 library ieee。 use 。 entity dispa is port(d:in std_logic_vector(3 downto 0)。 q0,q1,q2,q3,q4,q5,q6:out std_logic)。 end dispa。 architecture dispa_arc of dispa is begin process(d) variable q:std_logic_vector(6 downto 0)。 begin case d is when”0000”=q:=”0111111”。 －－顯示 0 when”0001”=q:=”0000110”。 －－顯示 1 when”0010”=q:=”1011011”。 －－顯示 2 when”0011”=q:=”1001111”。 －－顯示 3 when”0100”=q:=”1100110”。 －－顯示 4 when”0101”=q:=”1101101”。 －－顯示 5 when”0110”=q:=”1111101”。 －－顯示 6 when”0111”=q:=”0000111”。 －－顯示 7 when”1000”=q:=”1111111”。 －－顯示 8 when others=q:=”1101111”。 －－顯示 9 end case。 q0=q(0)。 q1=q(1)。 q2=q(2)。 q3=q(3)。 q4=q(4)。 q5=q(5)。 q6=q(6)。 －－計數(shù)值輸出 end process。 end dispa_arc。 28 附錄七：與門、 或門及非門的實現(xiàn) Library ieee。 use 。 entity and2 is port(a,b:in std_logic。 y:out std_logic)。 －－實體端口聲明 end and2。 architecture and2_arc of and2 is begin y=a and b。 end and2_arc。 Library ieee。 use 。 entity or2 is port(a,b:in std_logic。 y:out std_logic)。 －－實體端口聲明 end or2。 architecture or2_arc of or2 is begin y=a or b。 end or2_arc。 Library ieee。 use 。 entity inv is port(a:in std_logic。 －－實體端口聲明 y:out std_logic)。 end inv。 architecture inv_arc of inv is begin process begin if a=’1’ then －－如果 a 為 1 y=’0’。 －－輸出為 0 else －－否則 y=’1’。 －－輸出為 1 end if。 end process。 end inv。 29 附錄八：交通燈硬件系統(tǒng)示意圖 1 2 3 4 5 6ABCD654321DCBAT i t l eN u m be r R e v i s i o nS i z eBD a t e : 1 2 J u n 2 0 08 S he e t o f F i l e : H : \ 畢業(yè)設計 \ 電路圖 \ 硬件系統(tǒng)圖 .D D B D r a w n B y:A 干道 B 干道紅黃綠紅黃綠晶體振蕩器 分頻器L B1L B2L B3L A 1L A 2L A 3CL KabcdefghabfcgdeV C C1234567abcdefg8dpdp9abfcgdeV C C1234567abcdefg8dpdp9abfcgdeV C C1234567abcdefg8dpdp9abfcgdeV C C1234567abcdefg8dpdp9Ms 4 Ms 3 Ms 2 Ms 1ENK1RE SE TK2E P 1 C 3 / E P 1 C6 圖 33 交通燈硬件系統(tǒng)示意圖