微機原理與接口實驗_-資料下載頁
2024-10-09 15:40本頁面
【正文】 協(xié)議 ? EPP接口協(xié)議 定義了接口信號和寄存器 EPP接口 ? EPP協(xié)議提供 4種類型的數(shù)據(jù)傳輸：數(shù)據(jù)寫周期、數(shù)據(jù)讀周期、地址寫周期、地址讀周期， ? 數(shù)據(jù)周期用于和外設間的數(shù)據(jù)傳輸 ? 地址周期一般用于傳送地址、通道、命令和控制等信息。 ? 地址周期和數(shù)據(jù)周期共用 AD[0： 7]雙向數(shù)據(jù) /地址線，地址周期和數(shù)據(jù)周期的區(qū)別僅僅在于端口選定 DATASTB或 ADDSTB中的哪一個信號。 EPP接口 接口信號定義 并行接口引腳EPP 定義SPP 定義129STROBED0D710111213EPP 信號方向功能描述 低電平寫、高電平讀低電平寫、高電平讀I/OWRITEAD0AD7 雙向數(shù)據(jù) / 地址線O外設向主機提出中斷申請ACKIINT I握手信號、低電平表示可以開始一個周期，高電平表示可以結(jié)束一個周期WAITBUSY用戶按不同的外設定義I用戶定義PE141516171825用戶按不同的外設定義ISELECT 用戶定義低電平有效，表示正在進行數(shù)據(jù)讀寫操作低電平有效，表示正在進行地址讀寫操作用戶按不同的外設定義OI用戶定義DATASTBAUTO LFERRORINT OOADDSTBRESET地 地SLCT IN低電平有效，外設復位EPP接口 寄存器定義 地址偏移S P P 數(shù)據(jù)口功能描述標準S P P 數(shù)據(jù)口，沒有自動選通讀/ 寫S P P 狀態(tài)口S P P 控制口E P P 數(shù)據(jù)口E P P 地址口S P P 控制口+1+0+2+3+4+5 +7端口名 模式SPP/EPPSPP/EPPSPP/EPPEPPEPPEPPR/WRWR/WR/WN/A讀接口的輸入狀態(tài)設置輸出控制線狀態(tài)產(chǎn)生一個連鎖的地址讀寫周期產(chǎn)生一個連鎖的數(shù)據(jù)讀寫周期EPP接口 SPP狀態(tài)端口和控制端口寄存器的定義 地址 D7+1+2WAIT INTRREADENABLE自定義 自定義 自定義IRQENABLE ADDATB RESET DATASTB WRITED6 D5 D4 D3 D2 D1 D0狀態(tài)量和控制量接口 ? 狀態(tài)量指外圍設備以輸入的狀態(tài)信息，如自動控制系統(tǒng)中常用的火警、溫度濕度過高過低報警等，這些信息以位的形式輸入到處理器 ? 利用微機進行控制可通過并行口輸出控制量實現(xiàn)，控制的對象可包括開關、馬達等，為了控制工作電流較大的部件，可采用繼電器、接觸器等器件。 狀態(tài)量和控制量接口 ? 對火警 、 溫度 、 濕度 、 電壓等報警信息的中斷處理 74LS74CLKDSDCD235641+5INTAINTIN74LS74CLKDSDCD235641+5NPN+5NPNNPN...RELAY狀態(tài)量和控制量接口 繼電器的控制 為了使被控部件的地線與微處理器的地線相隔離，可采用光電耦合器來實現(xiàn)。 狀態(tài)量和控制量接口 ? 如需控制三相步進電機工作 ， 可通過控制三相步進電機 A、 B、 C三個線圈通電與否的方法來實現(xiàn) ， 每個線圈的通電與否與控制繼電器的過程相同 。 ? 當電機正向工作時 ， 只需控制線圈的通電過程為 ? 反向工作時 ， 線圈的導通過程為 A A 、 B B 、 CB C C 、 A AA 、 C C 、 B B 、 AA BC A本章知識點 ?并行通信的傳送形式 ?并行接口設計 ?可編程并行接口電路 ?并行接口應用 ?基于 CPLD的并行接口設計 基于 CPLD的并行接口設計 ?查詢方式輸入接口 ?由輸入數(shù)據(jù)鎖存器 、 狀態(tài)寄存器和握手邏輯等部分組成 ， ?輸入信號通過輸入緩沖器 IBUF8加到 FD8構(gòu)成的輸入數(shù)據(jù)鎖存器 ， ?輸入設備的選通信號 STB通過輸入緩沖器加到 FD8的時鐘端 。 基于 CPLD的并行接口設計 當 STB信號有效時 ， 輸入數(shù)據(jù)裝入輸入數(shù)據(jù)鎖存器 ， 并將狀態(tài)寄存器置 1， 此狀態(tài)將作為聯(lián)絡信號返回輸入設備 。 微處理器通過讀入狀態(tài)來決定是否能讀入數(shù)據(jù) 。 基于 CPLD的并行接口設計 查詢方式輸入接口 FDDCQFD8D[0:7]CQ[0:7]RVCCIBUF8OBUFIBUFRD_2INVBUFTOBUFT8 BUFT8D_IN[7:0]T TTRSTBBUSYRD_1I[0:7]IO[0:7]IOPAD8 IPAD8OPADOPAD基于 CPLD的并行接口設計 查詢方式輸出接口 FDDCQFD8D[7:0]CQ[7:0]D_BUSW_DATAW_STRR_BUSYDATASTRBUSYOBUFTIBUFOBUFOBUF8IBUF8IOPAD8 OPAD8OPADIPAD基于 CPLD的并行接口設計 ?帶中斷的位輸入 ?由數(shù)據(jù)輸入口 、 中斷申請邏輯等部分組成 ?輸入的數(shù)據(jù)通過輸入緩沖器 IBUF加到中斷申請觸發(fā)器的時鐘端 ， 此信號還通過緩沖器 BUFT加到內(nèi)部數(shù)據(jù)總線 。 ?所有的中斷申請觸發(fā)器的輸出相或 ， 形成向微處理器申請中斷的信號 。 ?數(shù)據(jù)總線的輸出信號通過 IBUF控制中斷響應寄存器 ， 以清除中斷申請觸發(fā)器的狀態(tài) 。 基于 CPLD的并行接口設計 ?當輸入數(shù)據(jù)的任一位發(fā)生 0到 1的變化時 ， 將相應的中斷申請觸發(fā)器置 1， 向微處理器申請中斷 ?當微處理器響應中斷后 ， 讀入相應的輸入數(shù)據(jù)以判斷需進入的中斷程序 ?在進入中斷程序后 ， 清除相應的中斷申請觸發(fā)器的申請標記 ， 并執(zhí)行中斷操作 基于 CPLD的并行接口設計 帶中斷的位輸入接口 FDDC QFDRDCQRVccFDDC QFDRDCQRVccINTOBUF OR2IBUF2OBUFT2TBUFTTBUFTWRRDIBUF IN_2IBUF IN_1TOPADIPADIPADIO[0:7]IOPAD
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