【正文】 制計(jì)數(shù)器設(shè)計(jì)。對(duì)所設(shè)計(jì)的四位十進(jìn)制計(jì)數(shù)器進(jìn)行時(shí)序仿真，最后下載至實(shí)驗(yàn)箱進(jìn)行實(shí)際功能驗(yàn)證。用Verilog語(yǔ)言設(shè)計(jì)一位十進(jìn)制計(jì)數(shù)器，設(shè)計(jì)時(shí)應(yīng)考慮計(jì)數(shù)器能夠進(jìn)行級(jí)連，同時(shí)，該計(jì)數(shù)器具有異步復(fù)位信號(hào)和計(jì)數(shù)使能信號(hào)，復(fù)位信號(hào)高電平有效。計(jì)數(shù)使能信號(hào)作用如下：clken=0，暫停計(jì)數(shù)；clken=1，正常計(jì)數(shù)。對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，最后下載至實(shí)驗(yàn)箱進(jìn)行驗(yàn)證。利用元件例化方法（或生成原理圖符號(hào)）進(jìn)行層次設(shè)計(jì)，完成四位十進(jìn)制計(jì)數(shù)器電路，進(jìn)行時(shí)序仿真，最后下載至實(shí)驗(yàn)箱驗(yàn)證。四、回答問(wèn)題說(shuō)明同步計(jì)數(shù)器與異步計(jì)數(shù)器的區(qū)別？試用D觸發(fā)器或JK觸發(fā)器畫(huà)出一個(gè)異步計(jì)數(shù)器的電路。說(shuō)明異步復(fù)位與同步復(fù)位有何區(qū)別？在Verilog HDL語(yǔ)言描述上如何區(qū)分是異步還是同步復(fù)位？實(shí)驗(yàn)五 數(shù)字頻率計(jì)設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康恼莆蘸?jiǎn)單的時(shí)序控制電路設(shè)計(jì)方法；進(jìn)一步掌握復(fù)雜數(shù)字電路設(shè)計(jì)中的層次設(shè)計(jì)方法；掌握數(shù)字頻率計(jì)的原理與設(shè)計(jì)方法；二、硬件、軟件要求計(jì)算機(jī)、EDA實(shí)驗(yàn)箱、MAX+plus II軟件，下載電纜三、實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)原理數(shù)字頻率計(jì)原理：1）：8位七段數(shù)碼管模塊clkenclken測(cè)頻時(shí)序控制八位十進(jìn)制計(jì)數(shù)器數(shù)據(jù)寄存器動(dòng)態(tài)掃描顯示電路a~gclrclrsel2sel1sel0locklockclkclk800Hz時(shí)鐘輸入分頻器8Hz時(shí)鐘輸入fx被測(cè)信號(hào)輸入 頻率計(jì)組成框圖 其中，8位七段數(shù)碼管模塊為實(shí)驗(yàn)箱上電路模塊，電路中有38譯碼器，故位選信號(hào)為3位二進(jìn)制順序編碼；動(dòng)態(tài)掃描顯示電路可利用實(shí)驗(yàn)三的設(shè)計(jì)文件；數(shù)據(jù)寄存器是由32個(gè)D觸發(fā)器構(gòu)成，每四個(gè)為一組，每組保存一個(gè)BCD碼，其時(shí)鐘信號(hào)由測(cè)頻時(shí)序控制模塊提供，在本實(shí)驗(yàn)中需自行設(shè)計(jì)；八位十進(jìn)制計(jì)數(shù)器模塊可利用實(shí)驗(yàn)四的設(shè)計(jì)文件；測(cè)頻時(shí)序控制模塊在本實(shí)驗(yàn)中需要自行設(shè)計(jì)；分頻器是將輸入的800Hz顯示掃描時(shí)鐘進(jìn)行分頻得到所需的8Hz時(shí)鐘，并接至測(cè)頻時(shí)序控制模塊，本實(shí)驗(yàn)中需自行設(shè)計(jì)。2）測(cè)頻時(shí)序控制模塊原理： 該模塊為頻率計(jì)控制電路的核心，完成各模塊的協(xié)調(diào)工作，按照時(shí)鐘節(jié)拍完成測(cè)頻功能。： 測(cè)頻時(shí)序控制邏輯電路圖 ： 測(cè)頻時(shí)序控制仿真波形設(shè)計(jì)要求：1）采用原理圖或Verilog語(yǔ)言完成各模塊的設(shè)計(jì)。對(duì)本次實(shí)驗(yàn)所設(shè)計(jì)的測(cè)頻時(shí)序控制模塊、數(shù)據(jù)寄存器模塊、時(shí)鐘分頻模塊進(jìn)行時(shí)序仿真，記錄設(shè)計(jì)文件和仿真波形。2）頻率計(jì)頂層文件采用原理圖設(shè)計(jì)，將各功能模塊進(jìn)行連接，并對(duì)整個(gè)頻率計(jì)頂層設(shè)計(jì)進(jìn)行仿真，最后下載至實(shí)驗(yàn)箱，完成實(shí)際信號(hào)的頻率測(cè)量，記錄頂層文件和仿真結(jié)果。四、回答問(wèn)題簡(jiǎn)述測(cè)頻時(shí)序控制電路中各元件的作用和該模塊的工作原理；分析該頻率計(jì)的測(cè)量數(shù)據(jù)周期；提出設(shè)計(jì)方案，說(shuō)明如何縮短無(wú)用的延時(shí)時(shí)間？根據(jù)本實(shí)驗(yàn)的基本原理，試分析如何設(shè)計(jì)完成信號(hào)周期的測(cè)量？實(shí)驗(yàn)六 A/D轉(zhuǎn)換器ADC0809控制電路設(shè)計(jì)實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)常用逐次逼近型并行A/D轉(zhuǎn)換器的原理與應(yīng)用；掌握采用Verilog語(yǔ)言進(jìn)行狀態(tài)機(jī)設(shè)計(jì)的方法；二、硬件、軟件要求計(jì)算機(jī)、EDA實(shí)驗(yàn)箱、MAX+plus II軟件，下載電纜三、實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)原理功能描述：。該狀態(tài)機(jī)完成AD的控制信號(hào)產(chǎn)生，同時(shí)將AD轉(zhuǎn)換結(jié)果鎖存后進(jìn)行輸出，輸出結(jié)果可用LED顯示。 ADC0809時(shí)序波形圖設(shè)計(jì)要求：（1）按照時(shí)序波形畫(huà)出狀態(tài)轉(zhuǎn)移圖；（2）控制電路采用Verilog語(yǔ)言進(jìn)行設(shè)計(jì)，復(fù)位信號(hào)為異步復(fù)位，高電平有效；（3）采用case語(yǔ)句和if語(yǔ)句完成狀態(tài)機(jī)描述；（2）對(duì)所設(shè)計(jì)模塊進(jìn)行仿真驗(yàn)證；（3）下載到實(shí)驗(yàn)箱進(jìn)行功能驗(yàn)證（通過(guò)LED顯示）；ad_clk：clkintresetFSMcs wr rdlatch_out[7:0]ad_out[7:0]8位鎖存器 控制器原理框圖狀態(tài)機(jī)設(shè)計(jì)參考：從圖我們可以將整個(gè)控制分成4個(gè)步驟狀態(tài)：S0、SSS3，各狀態(tài)的動(dòng)作方式如下：狀態(tài)S0：CS=0、WR=0、RD=0 （復(fù)位狀態(tài)）；狀態(tài)S1：CS=WR=RD=0 （起動(dòng)ADC0809開(kāi)始AD轉(zhuǎn)換）；狀態(tài)S2：CS=0、WR=0、RD=0 （ADC0809處于AD轉(zhuǎn)換過(guò)程中，該狀態(tài)下等待int信號(hào)為1）；狀態(tài)S3：CS=WR=0、RD=1 （ADC0809完成AD轉(zhuǎn)換，讀信號(hào)有效，讀取AD轉(zhuǎn)換器輸出的8位數(shù)據(jù)，同時(shí)，RD信號(hào)也作為8位鎖存器的鎖存信號(hào)完成數(shù)據(jù)鎖存功能，該鎖存器位低電平鎖存）；四、回答問(wèn)題說(shuō)明本實(shí)驗(yàn)中8位鎖存器的作用；若要求對(duì)模擬信號(hào)的采樣周期（或采用頻率）為一固定值，應(yīng)如何在該控制器基礎(chǔ)上進(jìn)行設(shè)計(jì)？實(shí)驗(yàn)七 D/A轉(zhuǎn)換器實(shí)驗(yàn)——任意波形發(fā)生器一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)常用并行D/A轉(zhuǎn)換器的原理與應(yīng)用；掌握數(shù)字任意波形發(fā)生器的原理；二、硬件、軟件要求計(jì)算機(jī)、EDA實(shí)驗(yàn)箱、MAX+plus II軟件，下載電纜三、實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)原理模擬信號(hào)采樣與恢復(fù)：t 模擬信號(hào)的等間隔采樣若對(duì)某一模擬信號(hào)進(jìn)行等間隔采樣，且采樣頻率滿足采樣定理時(shí)，則可以不失真的恢復(fù)出該模擬信號(hào)。本實(shí)驗(yàn)的原理為：首先對(duì)欲輸出的模擬信號(hào)計(jì)算出其等間隔采樣的采樣值，將采樣值記錄下來(lái)后，在Verilog程序中將計(jì)算出的采樣值常數(shù)等間隔的送入D/A轉(zhuǎn)換器，即可實(shí)現(xiàn)原模擬信號(hào)的恢復(fù)。72點(diǎn)正弦波采樣值：01234567891011808B96A0ABB5BFC9D1DAE1E8121314151617181920212223EEF3F7FBFDFFFFFFFDFBF7F3242526272829303132333435EEE8E1DAD1C9BFB5ABA0968B3637383940414243444546478074695F544A40362E251E17484950515253545556575859110C0804020000000204080C60616263646566676869707111171E252E36404A545F6974采用Verilog語(yǔ)言設(shè)計(jì)一個(gè)數(shù)字電路，按時(shí)鐘節(jié)拍等間隔循環(huán)輸出上表的數(shù)據(jù)值，對(duì)程序進(jìn)行時(shí)序仿真，記錄Verilog程序和仿真波形；將程序下載至實(shí)驗(yàn)箱，下載之前應(yīng)關(guān)閉實(shí)驗(yàn)箱電源，接好信號(hào)連線；將FPGA的8位輸出結(jié)果接至實(shí)驗(yàn)箱的D/A轉(zhuǎn)換器AD558的D7～D0數(shù)據(jù)輸入端，用示波器觀察D/A轉(zhuǎn)換器輸出波形，記錄波形結(jié)果，測(cè)量并記錄該控制電路的輸入時(shí)鐘頻率和D/A轉(zhuǎn)換器輸出信號(hào)的頻率；設(shè)計(jì)一個(gè)簡(jiǎn)單的無(wú)源一階或二階平滑濾波器接至D/A轉(zhuǎn)換器輸出端，觀察濾波器的輸出結(jié)果；四、回答問(wèn)題通過(guò)實(shí)驗(yàn)和原理分析，說(shuō)明時(shí)鐘頻率、采樣點(diǎn)數(shù)和輸出信號(hào)頻率的關(guān)系；說(shuō)明平滑濾波器的作用。