幾種常用邏輯電平電路的特點及應(yīng)用-資料下載頁
2025-08-04 14:15本頁面
【正文】 類電平在互連時，首先要考慮的就是它們的電平大小和電平擺幅各不一樣，必須使輸出電平經(jīng)過中間的電阻轉(zhuǎn)換網(wǎng)絡(luò)后落在輸入電平的有效范圍內(nèi)。各種電平的擺幅比較如圖6所示?！ ∑浯?，電阻網(wǎng)絡(luò)要考慮到匹配問題。例如我們知道，當(dāng)負(fù)載是50 Ω接到VCC2 V 時，LVPECL 的輸出性能是最優(yōu)的，因此考慮的電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；LVDS 的輸入差分阻抗為100 Ω，或者每個單端到虛擬地為50 Ω，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等，電阻值的選取還必須根據(jù)直流或交流耦合的不同情況作不同的選取。另外，電阻網(wǎng)絡(luò)還必須與傳輸線匹配?！ ×硪粋€問題是電阻網(wǎng)絡(luò)需要在功耗和速度方面折中考慮：既允許電路在較高的速度下工作，又盡量不出現(xiàn)功耗過大?！ ∠旅嬉詧D7所示的LVPECL到LVDS的直流耦合連接為例，來說明以上所討論的原則?！ 鬏斁€阻抗匹配原則：Z≈R1//(R2+R3) 根據(jù)LVPCEL輸出最優(yōu)性能： 降低LVPECL擺幅以適應(yīng)LVDS的輸入范圍：Gain=R3/(R2+R3) 根據(jù)實際情況，選擇滿足以上約束條件的電阻值，例如當(dāng)傳輸線特征阻抗為50 Ω時，可取R1=120 Ω，R2=58 Ω，R3=20 Ω即能完成互連?！ ∮捎贚VDS 通常用作并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為155 Mbps、622 Gbps；而CML 常用來做串行數(shù)據(jù)的傳輸， Gbps或10 Gbps。一般情況下，在傳輸系統(tǒng)中沒有CML和LVDS 的互連問題?！ 〗Y(jié)語 本文粗淺地討論了幾種目前應(yīng)用較多的高速電平技術(shù)。復(fù)雜高速的通信系統(tǒng)背板，大屏幕平板顯示系統(tǒng)，海量數(shù)據(jù)的實時傳輸?shù)鹊榷夹枰捎眯赂咚匐娖郊夹g(shù)。隨著社會的發(fā)展，新高速電平技術(shù)必將得到越來越廣泛的應(yīng)用。
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