【正文】 圖51 LVDS輸出波形圖5 總結(jié)與展望 總結(jié)通過本次遠(yuǎn)程傳輸中并行轉(zhuǎn)串行LVDS接口設(shè)計(jì)，我學(xué)會(huì)了FPGA的基礎(chǔ)理論和LVDS理論的相關(guān)知識(shí)，了解了高速數(shù)據(jù)接口的硬件電路設(shè)計(jì)和PCB制版，加深了對(duì)Verilog　HDL硬件描述語言的認(rèn)識(shí)。 展望本次設(shè)計(jì)采用的是FPGA控制芯片，隨著遠(yuǎn)程高速數(shù)據(jù)傳輸接口的不斷發(fā)展，其對(duì)主控芯片的要求也將不斷提高。附錄 1 系統(tǒng)程序（a）并行轉(zhuǎn)串行程序library ieee。use 。use 。4use 。entity bingchuan is port( fosc120m:in std_logic。 mode:in std_logic。 clk:in std_logic。 信號(hào)源數(shù)據(jù)輸入時(shí)鐘,1m15m頻率 datain: in std_logic_vector(7 downto 0)。 grst: in std_logic。 sync1:out std_logic。 sync2:out std_logic。 tclk:out std_logic。 din: out std_logic_vector(9 downto 0)。 10路數(shù)據(jù) Tclk_RF: out std_logic。 den:out std_logic。 pwrdn:out std_logic。 L1:out std_logic。 L2:out std_logic。 L3:out std_logic。 L4:out std_logic。 L5:out std_logic)。end bingchuan。architecture behave of bingchuan is signal f_data:std_logic_vector(7 downto 0)。 signal f_clk: std_logic。 signal clk_counter: std_logic_vector(3 downto 0)。begin pwrdn=39。139。 tclk_RF=39。139。 den=39。139。p1:process(grst,fosc120m) variable t: integer range 0 to 520。 variable stp: integer range 0 to 11。begin if grst=39。039。 then stp:=0。 t:=0。 L1=39。139。 L2=39。139。 L3=39。139。 L4=39。139。 L5=39。139。 elsif fosc120m39。 event and fosc120m=39。139。 then if mode= 39。139。 then 開關(guān)控制轉(zhuǎn)換 stp:=0。 tclk=39。139。 L1=39。039。 else case stp is when 0= tclk=39。139。 t:=0。 stp:=1。 when 1= tclk=39。139。 sync1=39。139。 sync2=39。139。 stp:=2。 when 2= stp:=3。 when 3 = stp:=4。 when 4 = tclk=39。039。 stp:=5。 when 5 = stp:=6。 L2=39。039。 when 6 = if t 64 then 延時(shí)65*8=520個(gè)時(shí)鐘周期,用于sync同步 t:=t+1。 stp:=1。 else stp:=7。 end if。 when 7 = sync1=39。039。 sync2=39。039。 tclk=39。139。 L3=39。039。 if f_clk=39。139。 then stp:=8。 else stp:=7。 end if。 when 8 = stp:=9。 when 9 = stp:=10。 when 10 = tclk=39。039。 f_data=datain。 L4=39。039。 stp:=11。 when 11 = din = 11 amp。 f_data。 輸出10路數(shù)據(jù)至LVDS,等下一個(gè)tclk為39。139。時(shí)有效. L5=39。039。 stp:=6。 when others = stp:=0。 end case。 end if。 end if。end process p1。p2: process(grst,fosc120m)begin if grst= 39。039。 then clk_counter=0000。 f_clk=39。139。 elsif fosc120m39。 event and fosc120m=39。139。 then if clk=39。039。 and clk_counter1000 and f_clk=39。139。 then 消抖8個(gè)時(shí)鐘周期 f_clk=39。139。 clk_counter=clk_counter+1。 elsif clk=39。039。 and clk_counter=1000 and f_clk=39。139。 then f_clk=39。039。 clk_counter=0000。 elsif clk=39。139。 and clk_counter1000 and f_clk=39。039。 then f_clk=39。039。 clk_counter=clk_counter+1。 elsif clk=39。139。 and clk_counter=1000 and f_clk=39。039。 then f_clk=39。139。 clk_counter=0000。 else clk_counter=0000。 end if。 end if。 end process p2。 end behave。 (b) 分頻程序entity grst isport( fosc60m:in std_logic。 grst:out std_logic )。end grst。architecture Behavioral of grst isbegin process(fosc60m) variable t :integer range 0 to 600000。 begin if fosc60m39。 event and fosc60m=39。139。 then if t599999 then t:=t+1。 grst=39。039。 else grst=39。139。 end if。 end if。 end process。end Behavioral。 附錄 2硬件電路圖附錄 3 PCB板圖參考文獻(xiàn)[1]于慶廣，：清華大學(xué)出版社，～98[2]齊蓉，：西北工業(yè)大學(xué)出版社， [3]江秀漢，：西安電子科技大學(xué)出版社，～74[4]魏志精，：科學(xué)出版社，[5]邱公偉，：清華大學(xué)出版社，[6]林小峰，：高等教育出版社，[7]宋德玉，：冶金工業(yè)出版社，2002[8]鄒金慧，：重慶大學(xué)出版社，～230[9]徐世許，：中國科學(xué)技術(shù)出版社，～142[10]齊亮，：西安電子科技大學(xué)出版社，～28[11]李宣達(dá)，：科學(xué)出版社，[12]陳光夢(mèng)，：復(fù)旦大學(xué)出版社，[13]閻石，：高等教育出版社，～350[14]童詩白，：高等教育出版社，～450[15]王衛(wèi)東，：電子工業(yè)出版社，2010. 1～48[16]Bhasker J. Verilog HDL Synthesis A Practical primer[M]. London, UK:Star Galaxy。 1998.[17]Liakot Ali，Roslina Sidek，Ishak Aris，Alauddin Mohd. Ali，BambangSunaryo of a micro UART for SoC application [J].In:Computers and Electrical Engineering 30 (2004) 257–268.[18]Wilfried Elmenreich,Martin Delvaio TimeTriggered Communicationwith UARTS [J]4th IEEE International Workshop onFactory Communication Systems,Vasteras,Sweden,August 2830,2002.致謝本論文是在導(dǎo)師戴老師的悉心指導(dǎo)下完成的。導(dǎo)師淵博的專業(yè)知識(shí)，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，精益求精的工作作風(fēng)，誨人不倦的高尚師德，嚴(yán)以律己、寬以待人的崇高風(fēng)范，樸實(shí)無華、平易近人的人格魅力對(duì)我影響深遠(yuǎn)。不僅使我樹立了遠(yuǎn)大的學(xué)術(shù)目標(biāo)、掌握了基本的研究方法，還使我明白了許多待人接物與為人處世的道理。本論文從選題到完成，每一步都是在導(dǎo)師的指導(dǎo)下完成的，傾注了導(dǎo)師大量的心血。在此，謹(jǐn)向?qū)煴硎境绺叩木匆夂椭孕牡母兄x！ 本論文的順利完成，離不開各位老師、同學(xué)和朋友的關(guān)心和幫助。在此感謝同學(xué)的幫助；感謝學(xué)院創(chuàng)新實(shí)驗(yàn)室的老師們的指導(dǎo)和幫助；沒有他們的幫助和支持是沒有辦法完成我的學(xué)士學(xué)位論文的，再次感謝他們的無私幫助和關(guān)心。第 46 頁 共 47頁