基于vhdl的自動(dòng)售貨機(jī)的設(shè)計(jì)畢業(yè)設(shè)計(jì)(doc畢業(yè)設(shè)計(jì)論文)-資料下載頁(yè)
2025-07-27 05:17本頁(yè)面
【正文】 b:in std_logic_vector(3 downto 0)。 bcd0:out std_logic_vector(3 downto 0)。 bcd1:out std_logic_vector(3 downto 0) )。end code1。architecture one of code1 isbeginprocess(b)begincase b iswhen0000=bcd0=0000。bcd1=0000。when0001=bcd0=0001。bcd1=0000。when0010=bcd0=0010。bcd1=0000。when0011=bcd0=0011。bcd1=0000。when0100=bcd0=0100。bcd1=0000。when0101=bcd0=0101。bcd1=0000。when0110=bcd0=0110。bcd1=0000。when0111=bcd0=0111。bcd1=0000。when1000=bcd0=1000。bcd1=0000。when1001=bcd0=1001。bcd1=0000。when1010=bcd0=0000。bcd1=0001。when1011=bcd0=0001。bcd1=0001。when1100=bcd0=0010。bcd1=0001。when1101=bcd0=0011。bcd1=0001。when1110=bcd0=0100。bcd1=0001。when1111=bcd0=0101。bcd1=0001。when others=null。end case。end process。end one。BCD碼譯碼模塊的完整程序如下：library ieee。use 。use 。entity code2 isport(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end code2。architecture one of code2 isbeginprocess(d)begincase d iswhen0000=q=1111110。when0001=q=0110000。when0010=q=1101101。when0011=q=1111001。when0100=q=0110011。when0101=q=1011011。when0110=q=1011111。when0111=q=1110000。when1000=q=1111111。when1001=q=1110011。when others=q=0000000。end case。end process。end one。頂層文件的完整程序如下：library IEEE。use 。use 。use 。entity top isPort ( clk1:in std_logic。C1,C5,P2,P3:in std_logic。 paid_lcd0,paid_lcd1,needed_lcd0,needed_lcd1,Mout_lcd0,Mout_lcd1:out std_logic_vector(6 downto 0)。s,f,showout :out std_logic )。 end top。architecture one of top isponent shouhuojioriginalport( clk:in std_logic。 coin1:in std_logic。 coin5:in std_logic。 price2:in std_logic。 price3:in std_logic。 paid:out std_logic_vector(3 downto 0)。 needed:out std_logic_vector(3 downto 0)。 success:out std_logic。 failure:out std_logic。 showmoneyout:out std_logic。 moneyout:out std_logic_vector(3 downto 0) )。end ponent。ponent code11port( b:in std_logic_vector(3 downto 0)。 bcd0:out std_logic_vector(3 downto 0)。 bcd1:out std_logic_vector(3 downto 0) )。end ponent。ponent code12port( b:in std_logic_vector(3 downto 0)。 bcd0:out std_logic_vector(3 downto 0)。 bcd1:out std_logic_vector(3 downto 0) )。end ponent。ponent code13port( b:in std_logic_vector(3 downto 0)。 bcd0:out std_logic_vector(3 downto 0)。 bcd1:out std_logic_vector(3 downto 0) )。end ponent。ponent code21port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code22port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code23port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code24port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code25port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code26port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。signal p,n,mo:std_logic_vector(3 downto 0)。signal s1,s2,s3,s4,s5,s6:std_logic_vector(3 downto 0)。begin u0:shouhuojioriginal port map(clk=clk1,coin1=C1,coin5=C5,price2=P2,price3=P3, success=s,failure=f,showmoneyout=showout,paid=p,needed=n,moneyout=mo)。u1:code11 port map(b=p,bcd0=s1,bcd1=s2)。u2:code12 port map(b=n,bcd0=s3,bcd1=s4)。u3:code13 port map(b=mo,bcd0=s5,bcd1=s6)。u4:code21 port map(d=s1,q=paid_lcd0)。u5:code22 port map(d=s2,q=paid_lcd1)。u6:code23 port map(d=s3,q=needed_lcd0)。u7:code24 port map(d=s4,q=needed_lcd1)。u8:code25 port map(d=s5,q=Mout_lcd0)。u9:code26 port map(d=s6,q=Mout_lcd1)。end
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