【導(dǎo)讀】我們都知道的當(dāng)物體在振動(dòng)或者在晃動(dòng)的時(shí)候，能夠發(fā)生聲音。動(dòng)的頻率不同，而物體發(fā)出的聲音就不同，因此音調(diào)也會(huì)不同。當(dāng)按動(dòng)某個(gè)琴鍵，就會(huì)是相應(yīng)的電子裝置工作,從而。器，同時(shí)也可以有自動(dòng)播放歌曲的功能。該電子琴的設(shè)計(jì)大體可以由三個(gè)模塊構(gòu)。成，分別是控制輸入電路，F(xiàn)PGA和揚(yáng)聲器電路。用超高速硬件描述語(yǔ)言VHDL編程。可以實(shí)現(xiàn)各個(gè)模塊的功能。

　　

【正文】 計(jì)流程以及設(shè)計(jì)的思路，加深了我對(duì)軟件的了解和認(rèn)識(shí)。熟悉VHDL的語(yǔ)言 是一種用于電路設(shè)計(jì)的高 級(jí)語(yǔ)言 ，通過(guò)對(duì)電路的整體的把握和分析就能夠通過(guò)仿真和測(cè)試實(shí)現(xiàn)本身的功能。同時(shí)也了解了 Quartus II是Altera提供的 FPGA/CPLD開發(fā)集成環(huán)境，知道了設(shè)計(jì)的思路后設(shè)計(jì)者要通過(guò)在指定的環(huán)境下進(jìn)行編寫程序，并且進(jìn)行在該環(huán)境下進(jìn)行系統(tǒng)的仿真等操作。 本系統(tǒng)的設(shè)計(jì)培養(yǎng)了我的毅力與耐心，當(dāng)遇到 一個(gè)小小的錯(cuò)誤時(shí)候而導(dǎo)致結(jié)果無(wú)法正常出來(lái) ，此時(shí)對(duì)于系統(tǒng)錯(cuò)誤的檢查就要有足夠的耐心。通過(guò)本系統(tǒng)的設(shè)計(jì)也讓我積累了一定的經(jīng)驗(yàn)，明白了很多在書本上學(xué)不到的東西和知識(shí)，做任何事情都需要認(rèn)真的態(tài)度和嚴(yán)謹(jǐn)?shù)乃悸罚呐乱稽c(diǎn)點(diǎn)的錯(cuò)誤 就會(huì)導(dǎo)致整個(gè)系統(tǒng)的錯(cuò)誤。 26 參考文獻(xiàn) [1] 劉昌華 .數(shù)字邏輯 EDA設(shè)計(jì)與實(shí)踐 [M].北京 :國(guó)防工業(yè)出版社 ,2020 [2] 汪國(guó)強(qiáng) .EDA 技術(shù)實(shí)驗(yàn)與應(yīng)用 [M].北京 :電子工業(yè)出版社 ,2020 [3] 包明 .EDA 技術(shù)與可編程器件的應(yīng)用 [M].北京 :北京航空航天 出版社 ,2020 [4］王愛英 .計(jì)算機(jī)組成與結(jié)構(gòu) [M].北京 :清華大學(xué)出版社 ,2020 [5] 楊剛 ,龍海燕 .現(xiàn)代電子技術(shù) —— VHDL 與數(shù)字系統(tǒng)設(shè)計(jì) [M].北京 :電子工業(yè)出版社 ,2020 [6] 盧毅、賴杰 . VHDL 與數(shù)字電路設(shè)計(jì) [M].北京： 科學(xué)出版社 ， 2020 年 [7] Yeargain, J. and Kuo, K. A high density floating gate EEPROM cell. IEEE IEDM Technical Digest， 1990. [8] 潘松、黃繼業(yè) . EDA 技術(shù)實(shí)用教程 [M].北京：科學(xué)出版社， 2020 年（第一版）[9] ,Digital Communications Fundamentalls and applications, Prentice Hall,1988. [10] Qualm,The CDMA Network Engineering handbook, Vol, I, Concepts in CDMA,1993. 27 附錄 一 Automusic 的程序 library IEEE。 use 。 use 。 use 。 entity automusic is port ( clk,Auto : in std_logic。 index2 : in std_logic_vector(11 downto 0)。 index0 : out std_logic_vector(11 downto 0))。 end automusic。 architecture Behavioral of automusic is signal count0:integer range 0 to 38。change signal clk2:std_logic。 begin pulse0:process(clk,Auto) variable count:integer range 0 to 8000000。 begin if Auto=39。139。 then count:=0。clk2=39。039。 elsif clk39。event and clk=39。139。 then count:=count+1。 if count=2500000 then clk2=39。139。 elsif count=5000000 then clk2=39。039。count:=0。 end if。 end if。 end process。 music:process(clk2) begin if clk239。event and clk2=39。139。 then if count0=38 then count0=0。 else count0=count0+1。 28 end if。 end if。 end process。 1:process(count0,Auto) begin if Auto=39。039。 then case count0 is when 0 = index0=111111111110。 when 1 = index0=111111111101。 when 2 = index0=111111111011。 when 3 = index0=111111111110。 when 5 = index0=111111111110。 when 6 = index0=111111111101。 when 7 = index0=111111111011。 when 8 = index0=111111111110。 when 10 = index0=111111111011。 when 11 = index0=111111110111。 when 12 =index0=111111101111。 when 14= index0=111111111011。 when 15= index0=111111110111。 when 16= index0=111111101111。 when 18= index0=111111101111。 when 19= index0=111111011111。 when 20= index0=111111101111。 when 21= index0=111111110111。 when 22= index0=111111111011。 when 24= index0=111111111110。 when 25= index0=111111101111。 when 26= index0=111111011111。 when 27= index0=111111101111。 when 28= index0=111111110111。 29 when 29= index0=111111111011。 when 30= index0=111111111110。 when 32= index0=111111111110。 when 33= index0=111111101111。 when 34= index0=111111111110。 when 36= index0=111111111110。 when 37= index0=111111101111。 when 38= index0=111111111110。 when others = index0=111111111111。 end case。 else index0=index2。 end if。 end process。 end Behavioral。 tone 的程序： library ieee。 use 。 use 。 use 。 entity tone is Port ( index : in std_logic_vector(11 downto 0)。 tone0 : out std_logic_vector(12 downto 0))。 end tone。 architecture Behavioral of tone is begin search :process(index) begin case index is when 111111111110 = tone0=1001010101001。 when 111111111101 = tone0=1000010100001。 when 111111111011 = tone0=0111011010000。 30 when 111111110111 = tone0=0111001011111。 when 111111101111 = tone0=0110001110101。 when 111111011111 = tone0=0101100011001。 when 111110111111 = tone0=0100111100011。 when 111101111111 = tone0=0100101010111。 when 111011111111 = tone0=0100001010000。 when 110111111111 = tone0=0011101101000。 when 101111111111 = tone0=0011011111110。 when 011111111111 = tone0=0011000111010。 when others = tone0=0000000000000。 end case。 end process。 end Behavioral。 Speaks 的程序： library ieee。 use use 。 use use 。 use use 。 entity speaker is port ( clk1 : in std_logic。 tone1 : in std_logic_vector(12 downto 0)。 spks : out std_logic)。 end speaker。 architecture Behavioral of speaker is signal preclk,fullspks:std_logic。 signal count11 : std_logic_vector(12 downto 0)。 begin pulse1:process(clk1) variable count:integer range 0 to 8。 begin if clk139。event and clk1=39。139。 then count:=count+1。 31 if count=2 then preclk=39。139。 elsif count=4 then preclk=39。039。count:=0。 end if。 end if。 end process pulse1。 genspks:process(preclk,tone1) begin if preclk39。event and preclk=39。139。 then if count11tone1 then count11=count11+0000000000001。fullspks=39。139。 else count11 =0000000000000。fullspks=39。039。 end if。 end if。 end process。 delaysps:process(fullspks) variable count2 :std_logic:=39。039。 begin if tone1=0000000000000 then spks=39。139。 else if fullspks39。event and fullspks=39。139。 then count2:=not count2。 if count2=39。139。 then spks=39。139。 else spks=39。039。 end if。 end if。 end if。 end process。 end Behavioral。 32 附錄二 原理圖 33 謝辭