【正文】 rdsig=39。039。 when 10001000 = idle=39。139。 dataout(7)=rx。 t=t+39。139。 rdsig=39。139。 when others = t=t+39。139。 end case。 else t=39。039。 idle=39。039。 rdsig=39。039。 end if。 end if。 end process。end one。 uart發(fā)送模塊library ieee。use 。use 。use 。entity dyztx is port( clk : in std_logic。 datain: in std_logic_vector(7 downto 0)。 wrsig: in std_logic。 idle: out std_logic。 tx: out std_logic )。end dyztx。architecture one of dyztx is signal send:std_logic。 signal wrsigbuf:std_logic。 signal idlereg:std_logic。 signal wrsigrise:std_logic。 signal t:std_logic_vector(7 downto 0)。begin idle=idlereg。 process(clk) begin if(clk39。event and clk=39。139。)then wrsigbuf=wrsig。 wrsigrise=(not wrsigbuf) and wrsig。 end if。 end process。 process(clk) begin if(clk39。event and clk=39。139。)then if(wrsigrise=39。139。 and (not idlereg=39。139。))then send=39。139。 elsif(t=10100000) then send=39。039。 end if。 end if。 end process。 process(clk) begin if(clk39。event and clk=39。139。)then if(send=39。139。)then case t is when 00000000= tx=39。039。 idlereg=39。139。 t=t+39。139。 when 00010000= tx=datain(0)。 idlereg=39。139。 t=t+39。139。 when 00100000= tx=datain(1)。 idlereg=39。139。 t=t+39。139。 when 00110000= tx=datain(2)。 idlereg=39。139。 t=t+39。139。 when 01000000= tx=datain(3)。 idlereg=39。139。 t=t+39。139。 when 01010000= tx=datain(4)。 idlereg=39。139。 t=t+39。139。 when 01100000= tx=datain(5)。 idlereg=39。139。 t=t+39。139。 when 01110000= tx=datain(6)。 idlereg=39。139。 t=t+39。139。 when 10000000= tx=datain(7)。 idlereg=39。139。 t=t+39。139。 when 10010000= tx=39。139。 idlereg=39。139。 t=t+39。139。 when 10100000= tx=39。139。 idlereg=39。039。 t=t+39。139。 when others= t=t+39。139。 end case。 else tx=39。139。 t=39。039。 idlereg=39。039。 end if。 end if。 end process。end one。顯示模塊library ieee。use 。use 。entity dyz_disp isport (clk:in std_logic。d_out:in std_logic_vector(7 downto 0)。en:out std_logic_vector(1 downto 0)。led:out std_logic_vector(7 downto 0))。end。architecture bav of dyz_disp issignal counter:integer range 0 to 7。begin process(clk)variable num:std_logic_vector(3 downto 0 )。begin if rising_edge(clk)then if counter=7 then counter=0。elsecounter=counter+1。end if。case counter is when 0=en=10。num:=d_out(7 downto 4)。when 1=en=01。num:=d_out(3 downto 0)。when others=en=00。num:=0000。end case。case num is when 0000=led=00111111。 when 0001=led=00000110。 when 0010=led=01011011。 when 0011=led=01001111。 when 0100=led=01100110。 when 0101=led=01101101。 when 0110=led=01111101。 when 0111=led=00000111。 when 1000=led=01111111。 when 1001=led=01101111。 when 1010=led=01011100。 when 1011=led=01111100。 when 1100=led=01011000。 when 1101=led=01011110。 when 1110=led=01111011。 when 1111=led=01110001。when others=led=00000000。end case。end if。end process。end 。30