第1章fpga系統(tǒng)設(shè)計基礎(chǔ)-資料下載頁
2025-07-20 08:23本頁面
【正文】 通，觸發(fā)器的 Q和 /Q端與位線 Bj、 /Bj接通； Xi＝ 0時 TT6截止，觸發(fā)器與位線之間的聯(lián)系被切斷。 T T8是每一列存儲單元公用的兩個門控管，用于和讀／寫緩沖放大器之間的連接。 T T8的開關(guān)狀態(tài)由列地址譯碼器的輸出 Yj來控制， Yj＝ 1時導(dǎo)通， Yj＝ 0時截止。 ? 存儲單元所在的一行和所在的一列伺時被選中以后， Xi＝ Yj＝ T TT T8均處于導(dǎo)通狀態(tài)。 Q、 /Q和位線Bj、 /Bj接通。如果這時、 ＝ 1，則讀／寫緩沖放大器的 A1接通、 A2和 A3截止，Q端的狀態(tài)經(jīng) A1送到 I／ O端，實現(xiàn)數(shù)據(jù)讀出。、 ＝ 0，則讀／寫緩沖放大器的A1截止、 A2和 A3導(dǎo)通，加到 I／ O端的數(shù)據(jù)被寫入存儲單元中。 可編程邏輯器件的 基本結(jié)構(gòu)和電路表示方法 ? 1. 可編程邏輯器件的基本結(jié)構(gòu) ? 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大。可編程邏輯器件的基本結(jié)構(gòu)由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等 4部分組成。 1. 可編程邏輯器件的基本結(jié)構(gòu) ? 其中輸入緩沖電路主要用來對輸入信號進行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生輸入變量的原變量和反變量； “ 與陣列 ” 和 “ 或陣列 ”是 PLD器件的主體，能夠有效地實現(xiàn) “ 積之和 ”形式的布爾邏輯函數(shù)；輸出緩沖電路主要用來對輸出信號進行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時序方式），并可將反饋信號送回輸入端，以實現(xiàn)復(fù)雜的邏輯功能。 2. PLD電路的表示方法 ? （ 1） PLD連接的表示法 ? PLD中陣列交義點上有 3種連接方式：硬線連接、接通連接和斷開連接。表示方法如圖 ，其中硬線連接是固定連接方式，是不可編程的，而接通和斷開連接是可編程的。 （ a）硬線連接 （ b）接通連接 (c) 斷開連接 圖 PLD中陣列交義點上的 3種連接方式 （ 2）輸入 /反饋緩沖單元表示法 ? PLD的輸入緩沖器和反饋緩沖器都采用互補的輸出結(jié)構(gòu)，以產(chǎn)生原變量和反變量兩個互補的信號，如圖 。 A是輸入， B和 C是輸出，真值表如表 。 A B C 0 1 0 1 1 0 圖 PLD緩沖器 表 PLD緩沖器真值表 從真值表可見： B＝ A ， C＝ （ 3） PLD與門表示法 ? 與陣列是 PLD中的基本邏輯陣列，它們由若干個與門組成，每個與門都是多輸入、單輸出形式。以三輸入與門為例，其 PLD表示法如圖 ，圖中 D＝ A * B * C 圖 3輸入端的 PLD與門 圖 4輸入端與門電路， P＝ A*B*D。 圖 4輸入端與門電路， P＝ A* 圖 4輸入端與門 圖 4輸入端與門 *B* ＝ 0 （ 4） PLD或門表示法 ? 或陣列也是 PLD中的基本邏輯陣列，它們由若干個或門組成，每個或門都是多輸入、單輸出形式。以 4輸入與門為例，其 PLD表示法如圖 示，圖中 Y＝ P1＋ P3＋ P4 圖 4輸入端的 PLD或門 ? 例：一個 PLD異或門電路如圖 。圖中 圖 PLD異或門連接圖
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