【正文】 gsn。 end if。 elsif (a_m=39。039。 and ena_scan=39。139。) then if (st_transfer=39。039。) then recount=39。139。 state=rewgsn。 else recount=39。139。 state=rewysn。 sign_state=001。 end if。 end if。 when rewysn= if (a_m=39。139。 and ena_1hz=39。139。) then if (next_state=39。139。) then recount=39。139。 state=gewrsn。 sign_state=101。 else recount=39。039。 state=rewysn。 end if。 elsif (a_m=39。039。 and ena_scan=39。139。) then if (st_transfer=39。039。) then recount=39。139。 state=rewysn。 else recount=39。139。 state=gewrsn。 sign_state=101。 end if。 end if。when gewrsn= if (a_m=39。139。 and ena_1hz=39。139。) then if (next_state=39。139。) then recount=39。139。 state=yewrsn。 sign_state=100。 else recount=39。039。 state=gewrsn。 end if。 elsif (a_m=39。039。 and ena_scan=39。139。) then if (st_transfer=39。039。) then recount=39。139。 state=gewrsn。 else recount=39。139。 state=yewrsn。 sign_state=100。 end if。 end if。when yewrsn= if (a_m=39。139。 and ena_1hz=39。139。) then if (next_state=39。139。) then recount=39。139。 state=rewgsn。 sign_state=000。 else recount=39。039。 state=yewrsn。 end if。 elsif (a_m=39。039。 and ena_scan=39。139。) then if (st_transfer=39。039。) then recount=39。139。 state=yewrsn。 else recount=39。139。 state=rewgsn。 sign_state=000。 end if。 end if。when others= state=rewgsn。 recount=39。039。 sign_state=000。 end case。 end if。 end if。end process。light=010010 when (state=rewgsn) else 011000 when (state=rewysn) else 100001 when (state=gewrsn) else 100100 when (state=yewrsn) else 110000。red=light(5 downto 4)。yellow=light(3 downto 2)。green=light(1 downto 0)。end。library ieee。use 。use 。use 。entity light isport(reset:in std_logic。 clk:in std_logic。 a_m:in std_logic。 st_butt:in std_logic。 recount:out std_logic。 next_state:out std_logic。 sign_state:out std_logic_vector(2 downto 0)。 red:out std_logic_vector(1 downto 0)。 green:out std_logic_vector(1 downto 0)。 yellow:out std_logic_vector(1 downto 0)。 led:out std_logic_vector(24 downto 0))。end。architecture bhv of light issignal ena_scan_1:std_logic。signal ena_1hz_1:std_logic。signal flash_1hz_1:std_logic。signal recount_1:std_logic。signal next_state_1:std_logic。signal sign_state_1:std_logic_vector(2 downto 0)。signal load:std_logic_vector(7 downto 0)。ponent hld1port(reset:in std_logic。 clk:in std_logic。 ena_scan:out std_logic。 ena_1hz:out std_logic。 flash_1hz:out std_logic)。end ponent。ponent hld2port(reset:in std_logic。 clk:in std_logic。 ena_scan:in std_logic。 recount:in std_logic。 sign_state:in std_logic_vector(2 downto 0)。 load:out std_logic_vector(7 downto 0))。end ponent。ponent hld3port(reset:in std_logic。 clk:in std_logic。 ena_1hz:in std_logic。 recount:in std_logic。 load:in std_logic_vector(7 downto 0)。 led:out std_logic_vector(24 downto 0)。 next_state:out std_logic)。end ponent。ponent hld4port(reset:in std_logic。 clk:in std_logic。 ena_scan:in std_logic。 ena_1hz:in std_logic。 flash_1hz:in std_logic。 a_m:in std_logic。 st_butt:in std_logic。 next_state:in std_logic。 recount:out std_logic。 sign_state:out std_logic_vector(2 downto 0)。 red:out std_logic_vector(1 downto 0)。 green:out std_logic_vector(1 downto 0)。 yellow:out std_logic_vector(1 downto 0))。end ponent。beginu1:hld1 port map(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1)。u2:hld2 port map(reset,clk,ena_scan_1,recount_1,sign_state_1,load)。u3:hld3 port map(reset,clk,ena_1hz_1,recount_1,load,led, next_state_1)。u4:hld4 port map(reset,clk,ena_scan_1,ena_1hz_1,flash_1hz_1,a_m,st_butt,next_state_1,recount_1,sign_state_1,red,green,yellow)。next_state=next_state_1。recount=recount_1。sign_state=sign_state_1。