【正文】 nd count。 15第三章 系統(tǒng)調試與仿真Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。Quartus II 支 持 Altera 的 IP 核 ， 包 含 了 LPM/MegaFunction 宏 功 能 模 塊 庫 ，使 用 戶 可 以 充 分 利 用 成 熟 的 模 塊 ， 簡 化 了 設 計 的 復 雜 性 、 加 快 了 設 計 速 度 。 對 第 三方 EDA 工 具 的 良 好 支 持 也 使 用 戶 可 以 在 設 計 流 程 的 各 個 階 段 使 用 熟 悉 的 第 三 方EDA 工 具 。此 外 ， Quartus II 通 過 和 DSP Builder 工 具 與 Matlab/Simulink 相 結 合 ， 可以 方 便 地 實 現(xiàn) 各 種 DSP 應 用 系 統(tǒng) ； 支 持 Altera 的 片 上 可 編 程 系 統(tǒng) （ SOPC） 開 發(fā) ，集 系 統(tǒng) 級 設 計 、 嵌 入 式 軟 件 開 發(fā) 、 可 編 程 邏 輯 設 計 于 一 體 ， 是 一 種 綜 合 性 的 開 發(fā) 平臺 。 創(chuàng)建工程在 Quartus II 中 新 建 一 個 VHDL File 文 件 ， 將 VHDL 代 碼 輸 入 這 個 文 件 ， 并保 存 到 工 作 目 錄 ， 名 為 。利 用 new preject wizard 工 具 創(chuàng) 建 一 個 工 程 ， 工 程 名 為 yz_ok,頂 層 文 件 實體 名 為 yz_ok， 并 將 上 面 創(chuàng) 建 的 文 件 加 入 到 工 程 中 。 編 譯 前 設 置（ 1） 選 擇 目 標 芯 片 。 用 assignmemts?settings 命 令 ， 彈 出 settings 對 話框 ， 選 擇 目 標 芯 片 為 EP2C5T144C8。 16圖 31 選 擇 目 標 器 件（ 2） 選 擇 工 作 方 式 ， 編 程 方 式 ， 及 閑 置 引 腳 狀 態(tài)單 擊 上 圖 中 的 deviceamp。pin options 按 鈕 ， 彈 出 deviceamp。pin options 窗 口 。 在 General 項 中 選 中 autorestart configuration after error,使 對 FPGA 的 配置 失 敗 后 能 自 動 重 新 配 置 ， 并 加 入 JTAG 用 戶 編 碼 。 圖 32 選 擇 配 置 器 件 工 作 方 式在 configuration 項 中 ， 其 下 方 的 Generate pressed bitstreams 處 打 勾 ，這 樣 就 能 產 生 用 于 EPCS 的 POF 壓 縮 配 置 文 件 。在 Configuration 選 項 頁 ， 選 擇 配 置 器 件 為 EPCS1， 其 配 置 模 式 選 擇 為active serial。 17圖 33 選 擇 編 程 方 式在 Unused pins 項 ， 將 目 標 器 件 閑 置 引 腳 狀 態(tài) 設 置 高 阻 態(tài) ， 即 選 擇 As input,tristated。圖 34 設 置 閑 置 引 腳 狀 態(tài) 全 程 編 譯設 置 好 前 面 的 內 容 之 后 ， 就 可 以 進 行 編 譯 了 。 選 擇 Processing 菜 單 中 start pilation， 在 窗 口 的 下 方 processing 欄 中 顯 示 編 譯 信 息 。 18圖 35 全 程 編 譯 成 功 完 成完 成 后 在 工 程 管 理 窗 口 左 是 角 顯 示 了 工 程 yz_ok 的 層 次 結 構 和 其 中 結 構 模 塊耗 用 的 邏 輯 宏 單 元 數(shù) 。 此 欄 的 右 邊 是 編 譯 處 理 流 程 ， 包 括 數(shù) 據(jù) 網(wǎng) 表 建 立 、 邏 輯 綜 合 、適 配 、 配 置 文 件 裝 配 和 時 序 分 析 等 。 時 序 仿 真（ 1） 新 建 一 個 矢 量 波 形 文 件 ， 同 時 打 開 波 形 編 輯 器 。 設 置 仿 真 時 間 為 50us,保 存 波 形 文 件 為 。（ 2） 將 工 程 yz_ok 的 端 口 信 號 名 選 入 波 形 編 輯 器 中 ， 所 選 的 端 口 有clk,enable 及 總 線 h0 和 h8。 設 置 clk 的 時 鐘 周 期 為 2us， 占 空 比 為 50%。圖 36 選 擇 仿 真 控 制 19仿 真 器 參 數(shù) 設 置 。 選 擇 菜 單 Assignment 中 的 Settings， 在 Settings 窗 口 下選 擇 Simulator， 在 右 側 的 simulation mode 項 下 選 擇 timing， 即 選 擇 時 序 仿 真 ，并 選 擇 仿 真 激 勵 文 件 名 。 選 擇 simulation options 欄 ， 確 認 選 定simulation coverage reporting。 毛 刺 檢 測 Glitch detection 為 1ns 寬 度 。選中 Run simulation until all vector stimuli 全 程 仿 真 ?，F(xiàn) 在 所 有 設 置 進 行 完 畢 ， 在 菜 單 processing 項 下 選 擇 start simulation，直 到 出 現(xiàn) simulation was successful， 仿 真 結 束 。 仿 真 文 件 simulation report 通 常 會 自 動 彈 出 ， 否 則 選 擇 processing?simulation report 。圖 37 仿 真 波 形 輸 出 20第四章 結束語經(jīng)過為期十三周的畢業(yè)設計，我對 VHDL 語言有了更加深刻的認識。VHDL 是超高速集成電路的硬件描述語言，它能夠描述硬件的結構、行為與功能。另外，VHDL 具有并發(fā)性，采用自上而下的結構式設計方法，適合大型設計工程的分工合作。在編寫程序的時候，我才發(fā)現(xiàn)能看懂程序和能自己寫程序是兩個完全不同的概念，自己一開始寫程序時，即便是一個很簡單的功能模塊，在編譯時也可能產生很多錯誤，在不斷的改錯過程中，自己對 VHDL 語言的語法結構有了深刻的理解，對編譯過程中常見的錯誤也有了全面的認識。通過這十三周的課程設計，我在熟悉了基于 FPGA 設計的同時，也學到了很多在學習課本知識時所體會不到的東西。完成此次設計后，我不僅能對 MAX+plus II 開發(fā)仿真軟件熟練操作，能達到學以致用，同時還掌握了矩陣鍵盤和 1616 點陣的工作原理。經(jīng)過這一過程，我發(fā)現(xiàn)平常的學習在注重理論知識的掌握同時，要加強實驗環(huán)節(jié)，只有通過不斷地實踐，我們才能把知識掌握的更牢固，理解的更透徹。答謝辭參考文獻［1］綜合電子設計與實踐，王振紅，清華大學出版社，2022 年 9 月第 2 版。［2］EDA 實用技術及應用，劉艷萍，國防工業(yè)出版社，2022 年第 1 版；［3］基于 QuartusII 的 FPGA/CPLD 數(shù)字系統(tǒng)設計實例，張麗敏，電子工業(yè)出版社，2022；［4］CPLD/FPGA 常用模塊與綜合系統(tǒng)設計實例精講，羅苑棠，電子工業(yè)出版社，2022。答辯小組評價意見（建議等第）： 答辯小組組長教師簽名： 年 月 日三、系答辯委員會審定表1． 審定意見2．審定成績（等第）_____ ___ 系主任簽字：