【正文】 P1OUT |= BIT7。 } if(period==14){ period=0。 P2OUT |= BIT5。 } else if(period==2){ P2OUT amp。= ~BIT5。 } oldop=reg[0]。 reg[0]=reg[1]。 reg[1]=reg[2]。 reg[2]=(reg[1]+buff)%2。 } else if(clk==1 amp。amp。 Flag=3){ //四階M序列 int buff=reg[0]。 int chafen=0。 if(oldop!=reg[0]){ chafen=1。 P2OUT |= BIT3。 } else{ chafen=0。 P2OUT amp。= ~BIT3。 } if(reg[0]==0){ //ad9850_reset_serial()。 switch(Flag){ case 4: ad9850_wr_serial(0x02,0)。 break。 //AM case 5: ad9850_wr_serial(0x00,105000)。 break。 //FM default: ad9850_wr_serial(0x78,100000)。 break。 //PM } P1OUT amp。= ~BIT7。 } else{ //ad9850_reset_serial()。 switch(Flag){ case 5: ad9850_wr_serial(0x00,95000)。 break。 //FM default: ad9850_wr_serial(0x00,100000)。 break。 //PM amp。 AM } P1OUT |= BIT7。 } if(period==30){ period=0。 P2OUT |= BIT5。 } else if(period==2){ P2OUT amp。= ~BIT5。 } oldop=reg[0]。 reg[0]=reg[1]。 reg[1]=reg[2]。 reg[2]=reg[3]。 reg[3]=(reg[2]+buff)%2。 } else if(Flag==0){ P1OUT amp。= ~BIT7。 ad9850_wr_serial(0x04,0)。 } switch (clk){ case 1: period++。 clk++。 break。 case 2: P2OUT amp。= ~BIT4。 clk++。 break。 case 3: clk=0。 break。 default: P2OUT |= BIT4。 clk++。 break。 }}pragma vector = PORT1_VECTOR__interrupt void port1(void){ unsigned char PushKey。 unsigned long long i。 PushKey=P1IFG amp。 BIT3。 for(i=0。i400000。i++)。 if(!(P1INamp。PushKey)==PushKey)//沒有按下，則為抖動(dòng)，標(biāo)志清零 { P1IFG = 0。 return。 } if(PushKeyamp。BIT3) { if(Flag==6){ Flag=0。 } else{ Flag++。 } if(Flag==1){ P1OUT amp。= ~BIT6。 P1OUT |= BIT0。 CCTL0 |= CCIE。 } else if(Flag==4){ P1OUT |= BIT6。 P1OUT amp。= ~BIT0。 } else if(Flag==0){ P1OUT amp。= ~BIT0。 P1OUT amp。= ~BIT6。 } } P1IFG = 0。} FPGA位同步提取程序entity pll is Port ( clk : in STD_LOGIC。 cin : in STD_LOGIC。 cout : out STD_LOGIC。 coutM : out STD_LOGIC)。end pll。architecture Behavioral of pll is signal s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10:std_logic。 signal clk1:std_logic。 signal LS0:std_logic。begin s2=s1 and s9。 s3=s1 and (not s9)。 s6=s4 and (not s2)。 s7=s5 and s3。 s8=s6 or s7。 cout=s9。 coutM=s10。 generate s0process(clk) variable count:integer range 0 to 5000。 begin if(clk39。event and clk=39。139。) then if(count=200) then count:=0。 clk1=not clk1。 else count:=count+1。 end if。 end if。end process。process(clk1) variable sum : integer range 0 to 5000。 variable tmpS0 : std_logic。 begin if (clk139。event and clk1=39。139。) then if (cin = 39。139。) then if (sum 4981) then sum := sum + 20。 else sum := 5000。 end if。 else if (sum 9) then sum := sum 20。 else sum := 0。 end if。 end if。 if (tmpS0=39。139。 and sum 400) then tmpS0 := 39。039。 elsif (tmpS0=39。039。 and sum 4600) then tmpS0 := 39。139。 end if。 s0 = tmpS0。 end if。end process。generate s1process(clk) variable w : integer range 0 to 5000。 begin if rising_edge(clk) then LS0 = s0。 w := w + 1。 if (LS0 xor s0)=39。139。 then w := 0。 end if。 if (w 1000) then S1 = 39。139。 else S1 = 39。039。 end if。 if (w1100) then w:=w1。 end if。 end if。 if(s0=39。139。) then w:=w+1。 if(w2000) then s1=39。139。 else s1=39。039。 end if。 if(w2100) then w:=w1。 end if。 else w:=0。 end if。end process。generate s4 and s5process(clk) variable count:integer range 0 to 5000。 begin if(clk39。event and clk=39。139。) then count:=count+1。 if(count=200) then count:=0。 end if。 if(count50 and count150) then s4=39。039。 else s4=39。139。 end if。 if(count75 and count125) then s5=39。139。 else s5=39。039。 end if。 end if。end process。generate s9process(s8) variable count:integer range 0 to 5000。 begin if(s839。event and s8=39。139。) then count:=count+1。 if(count=500) then count:=0。 end if。 if(count250) then s9=39。139。 else s9=39。039。 end if。 end if。end process。decoderprocess(s9) variable d_pre:std_logic:=39。139。 variable d:std_logic。 begin if(s939。event and s9=39。139。) then d:=s0。 s10=d xor d_pre。 d_pre:=d。 end if。end process。 end Behavioral。