單片機(jī)與fpga邏輯接口設(shè)計-資料下載頁
2025-06-29 22:02本頁面
【正文】 C。地址鎖存 begin Address_p:process(ALE) begin If ALE39。event and ALE=39。039。 and ALE39。LAST_VALUE=39。139。then C51_Addr16=P2amp。P0。 end if。 end process。WR_EN= (WR AND RD) OR WR。RD_EN= (WR AND RD) OR RD。讀FPGA內(nèi)部寄存器P0 =Data(7 downto 0)when C51_Addr16=ADDR_REG1 and RD_EN =39。039。ELSE Data(15 downto 8) when C51_Addr16=ADDR_REG2 and RD_EN =39。039。ELSE Data(23 downto 16)when C51_Addr16=ADDR_REG3 and RD_EN =39。039。ELSE Data(31 downto 24)when C51_Addr16=ADDR_REG4 and RD_EN =39。039。ELSE ZZZZZZZZ。 在未讀時釋放總線，實(shí)現(xiàn)總線的三態(tài)C51_Write_FPGA:process(WR_EN)begin IF WR39。EVENT and WR39。LAST_VALUE=39。139。 and WR_EN =39。039。 THEN CASE C51_Addr16 IS when ADDR_REG1=Data(7 downto 0)=P0。 when ADDR_REG2=Data(15 downto 8)=P0。 when ADDR_REG3=Data(23 downto 16)=P0。 when ADDR_REG4=Data(31 downto 24)=P0。 when OTHERS=NULL。 END CASE。 END IF。 END process。 LED=Data(2 downto 0)。LED控制END C51_FPGA_BUS。其源程序的RTL Viewer總線接口讀/寫仿真如圖5所示，(a)為總線接口寫仿真，(b)為總線接口讀仿真。 五 參考文獻(xiàn)［1］潘松，[2] 尚明．FPGA技術(shù)的應(yīng)用與發(fā)展趨勢．科技資訊[4] 朱明程，董爾令．FPGA技術(shù)的最新發(fā)展綜述．電工教學(xué)，［3] 余紅娟，潘松．FPGA技術(shù)的應(yīng)用與發(fā)展．杭州電子科技大學(xué)學(xué)報 ［4］張毅剛,彭喜元,董繼成. 9
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