【正文】 _o:out std_logic_vector(7 downto 0)。rmndr_o:out std_logic_vector(7 downto 0))。end div。architecture rtl of div isbeginp_divide:process(diva_i,divb_i)variable v_diva:unsigned(7 downto 0)。variable v_dffrnc:unsigned(7 downto 0)。variable v_qutnt:unsigned(7 downto 0)。beginv_diva:=unsigned(diva_i)。for i in 7 downto 0 loopif conv_std_logic_vector(v_diva(7 downto i),8)=divb_i thenv_qutnt(i):=39。139。v_dffrnc:=conv_unsigned(v_diva(7 downto i),8)unsigned(divb_i)。if i/=0 thenv_diva(7 downto i):=v_dffrnc(7i downto 0)。v_diva(i1):=diva_i(i1)。end if。else v_qutnt(i):=39。039。v_dffrnc:=conv_unsigned(v_diva(7 downto i),8)。end if。end loop。rmndr_o=std_logic_vector(v_dffrnc)。qutnt_o=std_logic_vector(v_qutnt)。end process p_divide。end rtl。圖48是對(duì)div除法器功能進(jìn)行軟件仿真的仿真結(jié)果，圖中可知，乘法器計(jì)算結(jié)果以及標(biāo)志的輸出均正確。 圖48 div功能仿真圖 十進(jìn)制調(diào)整器設(shè)計(jì)Adjust十進(jìn)制調(diào)整器模塊是針對(duì)于單片機(jī)中的DA指令而設(shè)計(jì)的，主要用來(lái)實(shí)現(xiàn)二十進(jìn)制轉(zhuǎn)換。當(dāng)DA指令代碼通過(guò)control模塊傳送到alu模塊后，由alu模塊的子模塊alumux進(jìn)行譯碼，進(jìn)而選中adjust模塊進(jìn)行相應(yīng)的轉(zhuǎn)換操作，轉(zhuǎn)換結(jié)束后輸出結(jié)果到control模塊，adjust模塊實(shí)體圖如圖49所示圖49 adjust模塊實(shí)體圖進(jìn)制調(diào)整指令是對(duì)累加器A中的值進(jìn)行十進(jìn)制調(diào)整，使中的結(jié)果為2位BCD碼數(shù)。調(diào)整的基本規(guī)則為:若A0～39或AC=1，則進(jìn)行低4位加6修正：A+06H→A。若A0～39或CY=1，則進(jìn)行高4位加6修正：A+06H→A.注意只要累加器A的高四位(A7～4)經(jīng)過(guò)調(diào)整，那么進(jìn)位標(biāo)志位就要被置位。但是該指令不影響輔助進(jìn)位標(biāo)志和溢出標(biāo)志。該模塊的輸入為data_i和cy_i，輸出為data_o和cy_o。其中data_i為輸入的待轉(zhuǎn)換數(shù)據(jù)，cy_i為狀態(tài)標(biāo)志寄存器PSW中的Cy位和AC位，Cy位為高位,AC位為低位。data_o為轉(zhuǎn)換后的輸出數(shù)據(jù)，cy_o為狀態(tài)標(biāo)志寄存器PSW中的Cy位。Adjust模塊的VHDL程序如下：library ieee。use 。use 。entity adjust isport(data_i:in std_logic_vector(7 downto 0)。cy_i:in std_logic_vector(1 downto 0)。data_o:out std_logic_vector(7 downto 0)。cy_o:out std_logic)。end adjust。architecture rtl of adjust isbeginprocess(data_i,cy_i)variable v_cy:std_logic_vector(1 downto 0)。variable v_nxtcy:std_logic。variable v_tmpda:unsigned(8 downto 0)。variable v_tmpda1:unsigned(4 downto 0)。variable v_pvl:unsigned(3 downto 0)。beginv_tmpda(7 downto 0):=unsigned(data_i)。v_tmpda(8):=39。039。v_cy:=cy_i。v_nxtcy:=39。039。for i in 0 to 1 loopif 7i*4=4 thenv_pvl:=conv_unsigned(0,4)。v_pvl(7i*4 downto 0):=v_tmpda(7 downto i*4)。if(v_cy(i)=39。139。)or(v_pvlconv_unsigned(9,4))thenv_tmpda(8 downto i*4):=v_tmpda(7 downto i*4)+conv_unsigned(6,v_tmpda(8 downto i*4)39。LENGTH)。end if。v_cy(i):=v_tmpda(8)or v_cy(i)。else v_pvl:=v_tmpda(i*4+3 downto i*4)。v_tmpda1:=conv_unsigned(0,5)。if(v_cy(i)=39。139。)or(v_pvlconv_unsigned(9,4))thenfor j in i to 1 loopif 7j*4+3 thenv_tmpda1:=v_tmpda(j*4+3 downto j*4)+conv_unsigned(6,5)。v_nxtcy:=v_tmpda1(4)。v_tmpda(j*4+3 downto j*4):=v_tmpda1(3 downto 0)。v_cy(j):=v_tmpda1(4)or v_cy(j)。else v_tmpda(8 downto j*4):=v_tmpda(7 downto j*4)+conv_unsigned(v_nxtcy,v_tmpda(8downto j*4)39。LENGTH)。v_cy(j):=v_tmpda(8)or v_cy(j)。end if。end loop。jend if。end if。end loop。icy_o=v_cy(v_cy39。HIGH)。data_o=std_logic_vector(v_tmpda(7 downto 0))。end process。end rtl。圖410是對(duì)adjust十進(jìn)制調(diào)整器器功能進(jìn)行軟件仿真的仿真結(jié)果，圖中可知，十進(jìn)制調(diào)整器計(jì)算結(jié)果以及標(biāo)志的輸出均正確。 圖410 adjust功能仿真圖第五章 總結(jié)與展望通過(guò)此次的畢業(yè)設(shè)計(jì)，讓我對(duì)單片機(jī)有了更深一步的認(rèn)識(shí)，對(duì)VHDL的編程熟練程度有了進(jìn)一步的提高，同時(shí)對(duì)EDA實(shí)驗(yàn)平臺(tái)的操作程序再一次鞏固。在本次設(shè)計(jì)中程序的編寫(xiě)與仿真的工作最為艱辛，著重表現(xiàn)在開(kāi)始程序的整體思路不夠明確，所以程序的各個(gè)進(jìn)程的實(shí)現(xiàn)比較艱難，通過(guò)教員和同學(xué)的幫助算術(shù)運(yùn)算模塊的程序編譯通過(guò)。本次畢業(yè)設(shè)計(jì)讓我充分體驗(yàn)到VHDL編程語(yǔ)言的靈活性，EDA的自頂向下設(shè)計(jì)的設(shè)計(jì)思想，直接從行為設(shè)計(jì)出發(fā)。從行為級(jí)描述、行為級(jí)優(yōu)化與RTL級(jí)描述的轉(zhuǎn)化、選定工藝庫(kù)，確定約束條件，完成邏輯綜合與邏輯優(yōu)化、門級(jí)仿真、測(cè)試生成、布局布線(Pamp。R：Place and Routing)、參數(shù)提取，到后仿真，到最后的制版、流片。充分展現(xiàn)了EDA技術(shù)的優(yōu)越性。同時(shí)EDA采用硬件描述語(yǔ)言(VHDL)作為設(shè)計(jì)輸入、庫(kù)(Library)的引入、設(shè)計(jì)文檔的管理、強(qiáng)大的系統(tǒng)建模、電路仿真功能、開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性、適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案、全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)、對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低、高速性能好。這是與以CPU為主的電子系統(tǒng)相比、純硬件系統(tǒng)的高可靠性，使開(kāi)發(fā)變得簡(jiǎn)易、高效、可靠。硬件描述語(yǔ)言VHDL與Verilog已成為當(dāng)今EDA平臺(tái)開(kāi)發(fā)的主流語(yǔ)言，熟練運(yùn)用將是一名電子信息專業(yè)學(xué)生的一項(xiàng)基本技能。將此項(xiàng)技能應(yīng)用到實(shí)踐當(dāng)中，將有助于提高自己開(kāi)發(fā)的思維敏捷度、開(kāi)發(fā)編程的熟練度。致謝在不斷的發(fā)現(xiàn)錯(cuò)誤和解決問(wèn)題的過(guò)程中，我完成了此次最具有人生意義的畢業(yè)設(shè)計(jì)。在本次的設(shè)計(jì)中，正式在許多好心的教員和同學(xué)的指導(dǎo)幫助下，我的畢業(yè)設(shè)計(jì)才能順利的完成。在這里，特別感謝我的指導(dǎo)章軼教員，正是有了您的幫助和您所給予的技術(shù)指導(dǎo)，我的設(shè)計(jì)少走了不少?gòu)澛罚俅挝疫€要感謝304所有的教員，正是有你們孜孜不倦的教導(dǎo)我們才讓我的大學(xué)充實(shí)，在你們時(shí)刻關(guān)心著我的設(shè)計(jì)進(jìn)展，督促我們?cè)O(shè)計(jì)的按時(shí)按質(zhì)完成，在你們的幫助下，我將所掌握的知識(shí)能夠運(yùn)用到實(shí)踐中，提高了自己的能力。同時(shí)感謝我的同學(xué)于鵬等人的幫助與合作。以及感謝學(xué)院給予我們電子信息專業(yè)畢業(yè)設(shè)計(jì)工作的大力支持。最后，再次向大家表示我最誠(chéng)意的感謝！參考文獻(xiàn)［1］潘松，：電子科技大出版社，2000.［2］秦實(shí)宏，周龍，：中國(guó)水利水電出版社，2005.［3］趙曙光，郭亡有，楊頌華，、：西安電子科大學(xué)出版社，2005.［4］高有堂，喬建良，：清華大學(xué)出版社，2006［5］：171。碩士學(xué)位論文187。.山東，山東大學(xué)，2007.［6］Altera 公司. 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