eda課程設(shè)計萬年歷電子鐘的設(shè)計-資料下載頁
2025-06-29 07:27本頁面
【正文】 )) date=39。h29。 else date=39。h28。39。h03:date=39。h31。39。h04:date=39。h30。39。h05:date=39。h31。39。h06:date=39。h31。39。h07:date=39。h31。39。h08:date=39。h31。39。h09:date=39。h30。39。h10:date=39。h31。39。h11:date=39。h30。39。h12:date=39。h31。default:date=39。h30。endcase endalways@(posedge (clkn^jn) or negedge clrn )//年計數(shù)beginif(~clrn) qn[3:0]=0。else begin if(qn[3:0]==9) qn[3:0]=0。else qn[3:0]=qn[3:0]+1。if(qn[3:0]==9) clkn1=0。else clkn1=1。endendalways@(posedge (clkn1) or negedge clrn)Beginif(~clrn) qn[7:4]=0。else beginif(qn[7:4]==9) qn[7:4]=0。else qn[7:4]=qn[7:4]+1。if(qn[7:4]==9)clkn2=0。else clkn2=1。endendalways@(posedge (clkn2) or negedge clrn)beginif(~clrn) qn[11:8]=0。else beginif(qn[11:8]==9) qn[11:8]=0。 else qn[11:8]=qn[11:8]+1。if(qn[11:8]==9) clkn3=0。else clkn3=1。end endalways@(posedge (clkn3) or negedge clrn)Begin if(~clrn) qn[15:12]=2。else begin if(qn[15:12]==9) qn[15:12]=0。else qn[15:12]=qn[15:12]+1。endendendmodule 圖5 年月日仿真圖 將時間和日期兩個模塊連接起來之后，便可得到大體的框架圖了。時間和日期兩個模塊生成封裝。用畫圖的形式將其連接，就組成了頂層模塊。其電子鐘的模塊也就弄好了，其他控制的模塊只要在這上面加就可以了。時間和日期的頂層模塊如下圖。 圖6 時間和日期連接圖 圖7 時間和日期仿真圖 第四章 小結(jié) 通過這次課設(shè)實訓(xùn)，在硬件方面，使我們對EDA試驗箱有了很多的了解，彌補(bǔ)了我們的知識的缺陷，同時對EDA試驗箱內(nèi)部的工作原理，以及EDA試驗箱各個實驗?zāi)Ｊ降墓δ芎茏饔糜辛艘欢ǖ牧私?，學(xué)習(xí)了硬件引腳綁定過程，以及綁定的一些基本常識，并動手完成了綁定，這樣不僅拓寬我們的知識面，增強(qiáng)動手能力和實踐能力，同時還培養(yǎng)我們的分析和解決實際問題的能力。在軟件方面，我們通過分組在軟件Max+plus2上獨立完成老師給我們的實訓(xùn)題目——電子鐘。從開始分析點鐘原理，在定義底層文件名稱，編寫底層文件程序，然后鏈接各個模塊，到最終完成測試，并運(yùn)行成功，這些加強(qiáng)了我們的分析問題的能力，提高了我們編程的能力，同時還培養(yǎng)了我們獨立完成任務(wù)和查閱資料刪選資料的能力，雖然完成的軟件在實際運(yùn)用中還有很多不足，比如軟件運(yùn)行的環(huán)境有限，程序的效率不高，在老師的要求上也不能全部到達(dá)預(yù)期的最好效果，等等一些問題，這都需要我們以后更深層次的加以修改，使其更加簡單更加方便更加通俗易懂。電子日歷一路編來可謂是坎坎坷坷，但大家都沒有放棄，積極主動的找老師、找同學(xué)幫忙解決難題。后來，又重新分析原理，重復(fù)操作，遇到困難馬上向老師提問，及時解決問題，這樣的效果很明顯。在這次實訓(xùn)中，我深深的感受到上課聽講的重要性，課設(shè)中遇到的很多問題都是老師上課講解的一些難點，自己沒有很好的領(lǐng)悟的地方。每個學(xué)生對老師課堂上講的內(nèi)容的接收都是不一樣的，通過向老師請教，同學(xué)討論，最后才得以解決問題，實訓(xùn)才能得以成功。從整體看這次實訓(xùn)是很成功的，讓我們都有很大的收獲，同時也非常感謝在實訓(xùn)過程中給予我們很大幫助的朱老師和黃老師，在老師耐心細(xì)心的指導(dǎo)下，我才能很好的完成實訓(xùn)認(rèn)務(wù)。 謝 辭 在這里我要感謝我的老師朱路，朱老師上課的思路很清晰，很有調(diào)理。這樣也吸引我對EDA的興趣，朱老師在上課講的內(nèi)容很生動，舉的例子也很符合題意，這樣更有利于我的學(xué)習(xí)。當(dāng)自己有不懂問朱老師時，朱老師很熱情的分析給我聽，這樣有利于我的理解，總之很感謝朱老師。參考文獻(xiàn)[1] 潘松，科學(xué)出版社，2002[2] 侯伯亨，顧新. VHDL硬件描述語言修訂版，西安技大學(xué)出版社，2004.[3] 趙曙光，郭萬有. 可編程邏輯器件原理，西安電子科技大學(xué)出版社，2000.[4] 徐志軍，徐光輝. CPLD/FPGA的開發(fā)與應(yīng)用，電子工業(yè)出版社，2002.[5] 夏宇聞. Verilog HDL數(shù)字系統(tǒng)設(shè)計教程，北京航空航天大學(xué)出版社，2003.[6] 黃智偉. FPGA系統(tǒng)設(shè)計與實踐,電子工業(yè)出版社，2003.[7] HDL,電子工業(yè)出版社，2002 附錄附錄一 時間實拍圖
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