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2025-06-28 23:08本頁面
【正文】 密硬件結構的差異，同時也簡化了解密時輪密鑰處理的復雜性。，數(shù)據(jù)加解密是本設計的主要模塊，為了提高其數(shù)據(jù)吞吐速率，采用流水線結構，可以大大的提高芯片的吞吐量。，密鑰生成與加解密操作分時進行，降低芯片的功耗，增加了穩(wěn)定性。三. 課題研究進展計劃。3月5日 ——3月17日：查找資料；3月18日——3月31日：翻譯英文文獻；4月1日 ——5月19日：畢業(yè)設計主要工作；5月20日——6月8日 ：撰寫論文；6月13日：答辯。四．參考文獻[1]Daemen J,Rijmen ,(AES)算法―Rijndael的設計[M].北京:清華大學出版社,2003.[2]任艷穎，：西安電子科技大學出版社，2003.[3]WolkerstorferJ.,Oswald E.,Lamberger M.:An ASIC Implementation of the AES Sboxes[C]// C Boyd 2001. Heidelberg Berlin: SpringerVerlag,2001:239254.[4]P Chodowiec,K Compact FPGA Implementation of the AES Algorithm [C]//C D Walter et al. Hardware and Embedded Systems (CHES 2003).Berlin Heidelberg: SpringerVerlag, 2003:319–333. 指導教師評語: 指 導 教 師 簽 字 教研室（系、所）負責人簽字 年 月 日
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