【正文】 =DOUT7=1101101。 5 WHEN 0110=DOUT7=1111101。 6 WHEN 0111=DOUT7=0000111。 7 WHEN 1000=DOUT7=1111111。 8 WHEN 1001=DOUT7=1101111。 9 WHEN 1010=DOUT7=1011110。 d2 WHEN 1011=DOUT7=1011100。 o WHEN 1100=DOUT7=1010100。 n WHEN 1101=DOUT7=1111001。 E WHEN OTHERS=DOUT7=0000000。 END CASE。 END PROCESS。生成電路符號(hào)，如圖 所示：AIN4[3..0] DOUT7[6..0]YMQinst4圖 YMQ 電路符號(hào)2第五章 軟件系統(tǒng)設(shè)計(jì) 輸入模塊仿真完成該鍵盤(pán)輸入模塊 VHDL 源程序文件輸入后，保存文件，對(duì)文件進(jìn)行編譯，生成該輸入模塊部分的原理框圖，如圖 所示：CLKKEY_IN[3..0]OUT_CLKOUT_DATA[15..0]keyboardinstVCCCLK INPUTVCCKEY_IN[3..0] INPUT DATA[15..0]OUTPUTCLKOUTPUT圖 輸入模塊原理框圖其中，CLK 為系統(tǒng)時(shí)鐘脈沖，KEY_IN[3..0] 為按鍵輸入， KEY_OUT[3..0]為按鍵輸入譯碼后的輸出值。添加引腳，對(duì)該原理圖進(jìn)行編譯、仿真。 狀態(tài)轉(zhuǎn)換控制器仿真完成狀態(tài)轉(zhuǎn)換控制器 KZQ 子模塊 VHDL 源程序文件輸入后，保存文件，對(duì)文件進(jìn)行編譯，然后生成其模塊原理圖，如圖 所示：RESETSET_TSTARTTESTCLKDONECOOKLD_TESTLD_CLKLD_DONEALARMKZQinstVCCRESET INPUTVCCSET_T INPUTVCCSTART INPUTVCCTEST INPUTVCCCLK INPUTVCCDONE INPUTCOOKOUTPUTLD_TESTOUTPUTLD_CLKOUTPUTLD_DONEOUTPUTALARMOUTPUT圖 狀態(tài)轉(zhuǎn)換控制器 KZQ 原理圖其中，輸入信號(hào)為 RESET、SET_T、START、TEST、CLK、DONE，輸出信號(hào)為 COOK、LD_TEST 、 LD_CLK、LD_DONE 、ALARM。KZQ 根據(jù)輸入信號(hào)和自身當(dāng)時(shí)所處的狀態(tài)完成狀態(tài)的轉(zhuǎn)換和輸出相應(yīng)的控制信號(hào)。LD_CLK 指示 ZZQ 裝入設(shè)置的烹調(diào)時(shí)間數(shù)據(jù)； LD_DONE 指示 ZZQ2裝入烹調(diào)完畢的狀態(tài)信息“donE”的顯示驅(qū)動(dòng)信息數(shù)據(jù)；LD_TEST 指示 ZZQ 裝入用于測(cè)試的數(shù)據(jù)“8888” 以顯示驅(qū)動(dòng)信息數(shù)據(jù)；COOK 指示烹調(diào)正在進(jìn)行之中，并提示計(jì)時(shí)器進(jìn)行減計(jì)數(shù)；ALARM 為外接音響效應(yīng)揚(yáng)聲器。添加引腳，對(duì)該原理圖進(jìn)行編譯、仿真，其仿真結(jié)果，如圖 所示：圖 狀態(tài)轉(zhuǎn)換控制器 KZQ 仿真圖分析該仿真文件，可以看到，當(dāng)測(cè)試信號(hào) TEST 為高電平有效時(shí)，測(cè)試輸出信號(hào) LD_TEST 為高電平；否則，當(dāng)時(shí)間設(shè)置信號(hào) SET_T 為高電平時(shí)，對(duì)應(yīng)的指示信號(hào) LD_CLK 輸出高電平；當(dāng)烹飪開(kāi)始信號(hào) START 信號(hào)為高電平時(shí)，對(duì)應(yīng)輸出 COOK 為高電平；當(dāng)復(fù)位信號(hào) RESET 為高電平時(shí)，系統(tǒng)復(fù)位清零，恢復(fù)初始狀態(tài)。仿真結(jié)果符合模塊設(shè)計(jì)的要求。 數(shù)據(jù)裝載器仿真完成數(shù)據(jù)裝載器 ZZQ 子模塊 VHDL 源程序文件輸入后，保存文件，對(duì)文件進(jìn)行編譯，生成該數(shù)據(jù)裝載器子模塊原理圖，如圖 所示：DATA1[15..0]LD_TESTLD_CLKLD_DONEDATA2[15..0]LOADALARMZZQinstVCCLD_TEST INPUTVCCLD_CLK INPUTVCCLD_DONE INPUTDATA2[15..0]OUTPUTVCCDATA1[15..0] INPUTLOADOUTPUTALARMOUTPUT圖 數(shù)據(jù)裝載器 ZZQ 原理圖其中，輸入信號(hào) LD_DONE 為高電平時(shí)，輸出烹調(diào)完畢的狀態(tài)信息數(shù)據(jù)；2LD_CLK 為高電平時(shí)，輸出設(shè)置的烹調(diào)時(shí)間數(shù)據(jù)；LD_TEST 為高電平時(shí)，輸出測(cè)試數(shù)據(jù)。輸出信號(hào) LOAD 用于指示電路正處于上述三路信號(hào)模式中的哪一種，同時(shí)提示 JSQ 將處于數(shù)據(jù)裝入狀態(tài)。添加引腳，對(duì)該原理圖進(jìn)行編譯、仿真，其仿真結(jié)果如圖 所示：圖 數(shù)據(jù)裝載器 ZZQ 仿真圖分析該模塊仿真結(jié)果，由于數(shù)據(jù)裝載器本質(zhì)上即多了選擇譯碼電路。可知，當(dāng) LD_CLK、 LD_TEST、 LD_DONE 三路信號(hào)中有且僅有一路信號(hào)電平有效時(shí)，選擇器相應(yīng)的值作為輸出。 烹飪計(jì)時(shí)器仿真對(duì)烹飪計(jì)時(shí)器模塊頂層文件進(jìn)行編譯，生成對(duì)應(yīng)的元件，添加引腳，得到該烹飪計(jì)時(shí)器子模塊原理圖。如圖 所示：CLKLOADCOOKDATA5[15..0]SEC_L[3..0]SEC_H[3..0]MIN_L[3..0]MIN_H[3..0]DONEALARMJSQinstVCCCLK INPUTVCCLOAD INPUTVCCCOOK INPUTVCCDATA[15..0] INPUTSEC_L[3..0]OUTPUTSEC_H[3..0]OUTPUTMIN_L[3..0]OUTPUTMIN_H[3..0]OUTPUTDONEOUTPUTALARMOUTPUT圖 烹飪計(jì)時(shí)器 JSQ 原理圖其中，輸入信號(hào) LOAD 為高電平時(shí)完成信號(hào)的載入；COOK 信號(hào)為高電平時(shí)，在每個(gè)時(shí)鐘周期的上升沿進(jìn)行減法計(jì)數(shù)。輸出信號(hào) DONE 表示烹調(diào)時(shí)間到；ALARM 表示音響效應(yīng)；SEC_L[3..0] 、SEC_H[3..0]、MIN_L[3..0]、MIN_H[3..0]顯示所剩時(shí)間，和測(cè)試狀態(tài)信息、烹調(diào)完畢狀態(tài)信息等。由于烹調(diào)計(jì)時(shí)器是由兩個(gè)減計(jì)數(shù)十進(jìn)制計(jì)數(shù)器 DCNT10 和兩個(gè)減計(jì)數(shù)六進(jìn)2制計(jì)數(shù)器 DCNT6 級(jí)聯(lián)構(gòu)成，因此，先完成兩個(gè)減計(jì)數(shù)十進(jìn)制和六進(jìn)制計(jì)數(shù)器的 VHDL 源程序文件輸入，保存文件并對(duì)文件進(jìn)行編譯、仿真。以下分別是兩減計(jì)數(shù)器的功能仿真圖。如圖 、 所示：圖 十進(jìn)制計(jì)數(shù)器 DCNT10 仿真圖圖 六進(jìn)制計(jì)數(shù)器 DCNT6 仿真圖分析以上計(jì)數(shù)器仿真結(jié)果，當(dāng) LOAD 高電平有效時(shí)，對(duì)應(yīng)的輸出數(shù)據(jù) CQ為輸入數(shù)據(jù) DATAIN 的數(shù)值；否則，在時(shí)鐘脈沖上升沿，當(dāng) ENA 高電平有效時(shí)，計(jì)數(shù)器進(jìn)行減計(jì)數(shù)，當(dāng)計(jì)數(shù)值減到 0 時(shí)，其計(jì)數(shù)器的數(shù)值自動(dòng)轉(zhuǎn)為最大計(jì)時(shí)時(shí)間，在這個(gè)過(guò)程中，當(dāng)每次計(jì)數(shù)值減到 0 時(shí)，輸出信號(hào) CARRT_OUT 記一次數(shù)，即實(shí)現(xiàn)烹調(diào)過(guò)程定時(shí)計(jì)數(shù)。由以上分析可知，仿真結(jié)果正確，即實(shí)現(xiàn)了減法計(jì)數(shù)功能。在前面仿真正確的基礎(chǔ)上，生成相應(yīng)的元件，對(duì)兩計(jì)數(shù)器進(jìn)行級(jí)聯(lián)，構(gòu)成烹調(diào)計(jì)時(shí)器內(nèi)部原理框圖，對(duì)該原理圖進(jìn)行編譯、仿真，得到其仿真結(jié)果圖。為了直觀有效的觀察該烹調(diào)計(jì)時(shí)器的實(shí)現(xiàn)結(jié)果，這里分別設(shè)置不同的定時(shí)時(shí)間進(jìn)行仿真，其對(duì)應(yīng)的仿真結(jié)果如圖 、 所示：圖 為定時(shí)時(shí)間（4 分 57 秒）的仿真結(jié)果圖。2圖 烹調(diào)計(jì)時(shí)器 JSQ 仿真圖（4 分 57 秒）圖 為定時(shí)時(shí)間（59 分 59 秒）的仿真結(jié)果圖。圖 烹調(diào)計(jì)時(shí)器 JSQ 仿真圖（59 分 59 秒）由以上仿真結(jié)果可以看到，該 JSQ 模塊實(shí)現(xiàn)了烹調(diào)計(jì)時(shí)的定時(shí)作用。 顯示譯碼器仿真完成顯示譯碼器 YMQ 模塊 VHDL 源程序文件輸入后，保存文件，對(duì)文件進(jìn)行編譯，生成該譯碼器模塊框圖，如圖 所示：AIN4[3..0] DOUT7[6..0]YMQinstVCCAIN4 INPUT DOUT7OUTPUT圖 顯示譯碼器 YMQ 框圖其中，AIN4 為信號(hào)輸入端，DOUT7 輸出顯示，外接 秒個(gè)位、秒十位、2分個(gè)位、分十位的按鍵。添加引腳，對(duì)該原理圖進(jìn)行編譯、仿真，其仿真結(jié)果如圖 所示：圖 顯示譯碼器 YMQ 仿真圖分析仿真結(jié)果，可知，該譯碼器實(shí)現(xiàn)了顯示譯碼功能。2第六章總結(jié)該課題是利用 ALTERA 公司的 QUARTUS 開(kāi)發(fā)環(huán)境和軟件，進(jìn)行 VHDL程序設(shè)計(jì)，然后進(jìn)行仿真，調(diào)試，以 CYCL2 便攜式 EDA/SOPC/DSP 實(shí)驗(yàn)系統(tǒng)為硬件平臺(tái)，實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的微波爐控制器系統(tǒng)的設(shè)計(jì)。在整個(gè)畢業(yè)設(shè)計(jì)過(guò)程中，進(jìn)行了系統(tǒng)的總體設(shè)計(jì)，硬件設(shè)備的選用，軟件和開(kāi)發(fā)環(huán)境的安裝，VHDL 程序設(shè)計(jì)與仿真。設(shè)計(jì)的重點(diǎn)主要在系統(tǒng)的規(guī)劃以及程序的設(shè)計(jì)與調(diào)試上，要做到鍵盤(pán)與數(shù)碼管，LED 燈的一體化，需要在鍵位設(shè)置時(shí)進(jìn)行準(zhǔn)確的設(shè)計(jì)，通過(guò)鍵盤(pán)的掃描，消抖和譯碼，達(dá)到一鍵一碼的目的，做到功能的完善。設(shè)計(jì)的難點(diǎn)主要在功能控制上，數(shù)據(jù)和控制信號(hào)較多，狀態(tài)之間的轉(zhuǎn)化也較為復(fù)雜，在設(shè)計(jì)中帶來(lái)了一些困難。另外在仿真分析上，因?yàn)樾枰獪y(cè)試的結(jié)果很多，有些結(jié)果無(wú)法預(yù)料，無(wú)法在仿真中看到。本設(shè)計(jì)也存在一定的不足。由于本身能力和實(shí)驗(yàn)器材的限制，無(wú)法在系統(tǒng)中建立完善的體制，只是實(shí)現(xiàn)了一個(gè)微波爐控制器的基本功能。比如像存儲(chǔ)功能，就沒(méi)有在系統(tǒng)中考慮到，這些都有待以后的繼續(xù)提高和完善。2致 謝本文是在老師曹霞的認(rèn)真要求和悉心指導(dǎo)下完成的。在這半年期間，無(wú)論是從選題的確定，論文的寫(xiě)作、修改到最后的定稿，時(shí)刻都能得到曹老師的啟發(fā)和引導(dǎo)。特別是她多次詢(xún)問(wèn)我設(shè)計(jì)進(jìn)程，在我感到進(jìn)展困難的時(shí)候?yàn)槲抑更c(diǎn)迷津，幫助我開(kāi)拓思路，精心點(diǎn)撥，熱忱鼓勵(lì)。正是在曹老師不遺余力的幫助下，我的設(shè)計(jì)思路才得以能夠從混亂到清晰，論文材料才能夠從蕪雜到精到，語(yǔ)言組織才可以從瑣碎到精煉，一步一步接近完善。何老師嚴(yán)肅的教學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)深深地感染和激勵(lì)著我，在此，謹(jǐn)向何老師致以我最誠(chéng)摯的謝意和崇高的敬意！謝謝曹老師！在學(xué)習(xí)期間，也得到學(xué)院各位老師的無(wú)私幫助和熱心教誨，在此向?qū)W院的各位領(lǐng)導(dǎo)、老師表示衷心的感謝，謝謝你們給我提供了一個(gè)友好融洽的學(xué)習(xí)環(huán)境。同時(shí)，對(duì)各位老師在專(zhuān)業(yè)知識(shí)與其他方面給予的幫助，在此一并表示誠(chéng)摯的謝意！也感謝在我學(xué)習(xí)和生活中給予幫助的各位同學(xué)，特別是同組成員濮存云同學(xué)，從最初的選題理解以及模塊搭建到最后的論文撰寫(xiě)，我們一起討論學(xué)習(xí)，他給予了我很大幫助。再一次向我的導(dǎo)師何志敏老師表示感謝，并向所有在論文完成過(guò)程中給予過(guò)我關(guān)心、幫助和支持的老師、同學(xué)、朋友們致以最誠(chéng)摯的謝意，謝謝你們！同時(shí)也感謝學(xué)校圖書(shū)館給我們提供了良好的查詢(xún)資料和下載資料的場(chǎng)所，感謝學(xué)院為我們提供了良好的做畢業(yè)設(shè)計(jì)的環(huán)境。感謝參加論文評(píng)審和答辯的各位教授、專(zhuān)家! 感謝你們能在百忙之中給予指導(dǎo)!感謝所有關(guān)心我的人！2參考文獻(xiàn)[1] 李華．MCS 51 系列單片機(jī)使用接口技術(shù)．北京：北京航空航天大學(xué)出版社，1990[2] 黃繼昌．傳感器工作原理及應(yīng)用實(shí)例．北京：人民郵電出版社，1998[3] 紀(jì)宗南．單片機(jī)外圍器件實(shí)用手冊(cè)輸入通道器件分冊(cè)．北京：北京航空航天大學(xué)出版社，1998[4] 閻石．?dāng)?shù)字電子技術(shù)基礎(chǔ)．北京：高等教育出版社，2022[5] 張志剛．FPGA 與 SOPC 設(shè)計(jì)教程：DE2 實(shí)踐．西安：西安電子科技大學(xué)出版社，2022[6] 汪國(guó)強(qiáng)． SOPC 技術(shù)與應(yīng)用．北京：機(jī)械工業(yè)出版社，2022[7] 江思敏． VHDL 數(shù)字電路及系統(tǒng)設(shè)計(jì)．北京：機(jī)械工業(yè)出版社，2022[8] 甘歷．VHDL 應(yīng)用與開(kāi)發(fā)實(shí)踐．北京：科學(xué)出版社，2022[9] 陳榮，陳華． VHDL 芯片設(shè)計(jì)．北京：機(jī)械工業(yè)出版社，2022[10] 王誠(chéng)，吳繼華，范麗珍．Altera FPGA/CPLD 設(shè)計(jì)：基礎(chǔ)篇．北京：人民郵電出版社，2022[11] 徐光輝，程?hào)|旭，黃如．基于 FPGA 的嵌入式開(kāi)發(fā)與應(yīng)用．北京：電子工業(yè)出版社，2022[12] 李景華，杜玉遠(yuǎn)．可編程邏輯器件與 EDA 技術(shù)．沈陽(yáng)：東北大學(xué)出版社，2022[13] 王國(guó)強(qiáng)． EDA 技術(shù)與應(yīng)用．北京：電子工業(yè)出版社，2022[14] 億特科技．CPLD/FPGA 應(yīng)用系統(tǒng)設(shè)計(jì)與產(chǎn)品開(kāi)發(fā)．北京：人民郵電出版社，2022[15] Bob Zeidman．基于 FPGAamp。CPLD 的數(shù)字 IC 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