基于fpga的rs232設計-資料下載頁
2025-06-27 17:39本頁面
【正文】 波形，第一個字符的數(shù)值為“01100110”，發(fā)送時低位先發(fā)送，因此仿真波形由時間的先后順序，其序列應為“01100110”，每一幀數(shù)據(jù)為10個bit，第一個bit為起始位，最后一個bit為停止位，可以看出，中間的八位為“01100110”,說明了仿真波形的正確性。 發(fā)送模塊仿真圖下圖為接收模塊仿真圖。設定的輸入信號為“10010110”。接收時將先接收到的數(shù)據(jù)作為低位，后接收到的數(shù)據(jù)作為高位，因此轉化成的并行數(shù)據(jù)應為“01101001”，因此仿真波形正確。 接收模塊仿真圖第三部分 結果與分析本實驗完成的RS232串口通信控制器，完成了課題要求的所有功能。由于頂層設計采用了子系統(tǒng)分模塊描述的方法，使得控制器具有很好的擴展性。可以在不改變系統(tǒng)框架和模塊間電路連接關系，增加其他模塊，實現(xiàn)其他功能。本課題中并沒有在數(shù)據(jù)幀中加入校驗位，僅僅實現(xiàn)了1位起始位，1位停止位和8位數(shù)據(jù)位的傳輸。初步實現(xiàn)了PC和FPGA之間的通信。數(shù)字系統(tǒng)的設計，真正的重點在于把系統(tǒng)層面的設計做好，把系統(tǒng)狀態(tài)機設計完整，系統(tǒng)架構清晰，層次明確，穩(wěn)定性好，可擴展和可移植性好，這樣的系統(tǒng)給到用戶，只要添加用戶模塊或者稍作修改即可完成非特定的功能。在設計階段，對系統(tǒng)描述采用過多種方式，嘗試了多種描述，代碼的長度在增加，模塊在增多，但系統(tǒng)穩(wěn)定性和可擴展性也在增強，層次結構和模塊設計也更加完善。設計之初對資源使用沒有多少概念，時常以軟件的思想描述硬件，在描述中使用乘法等資源耗費嚴重的操作，也曾使用過嵌套多層的IFELSE語句，產生很長的選擇器，降低了模塊的可靠性，增加處理延時。隨著設計的深入，加上反復求精的過程磨練，逐步對硬件描述綜合出的實際電路形式有了更多的理解，對延時和資源占用有了初步概念。一個顯見的結論是描述代碼的長度和綜合后的電路形式與資源占用無必然聯(lián)系。需要關注編譯器在綜合時如何將verilog行為級描述轉化為結構化的門級電路，才能分析清楚資源占用率和電路結構。行為級描述可能與實際綜合的電路產生不一致，需要謹慎對待。邏輯單元占用率27%。 QuartusII編譯綜合報告實驗中由于仔細設計了詳細劃分了子模塊、各模塊的實現(xiàn)都仔細進行了描述，故沒有出現(xiàn)太多的故障。由于以前對verilog語言的理解停留在很低的層次，甚至和C語言等軟件語言混為一談，沒有很好地理解狀態(tài)機、硬件并發(fā)性、數(shù)字系統(tǒng)設計的方法，主要的麻煩產生在verilog描述上。在查閱了諸多相關資料后對verilog的語法基本熟悉，從最初的類似C語言的風格到模塊初步成型、狀態(tài)機引入，再到最后全模塊化，自頂向下設計系統(tǒng)，完成verilog描述。最深的感受在于，開始時一心專注于代碼的編寫和語法的使用，忽視了系統(tǒng)設計，導致設計結果不令人滿意，后來逐步采用自頂向下的設計思路，先從邏輯上把系統(tǒng)的功能和子系統(tǒng)的劃分描述清楚，然后設計各個模塊的接口和定義，最后分別去描述底層各個模塊的功能和實現(xiàn)，清晰明了，一氣呵成。這也是系統(tǒng)沒有多少故障的主要原因。verilog描述中解決的最成功的一個問題是Multidrive錯誤的處理。采用了中間寄存器存儲各個信號，然后利用選擇器進行選擇，就避免了多驅動的問題。第四部分 總結與結論本實驗歷時四周，分為選定題目、系統(tǒng)設計、verilog描述、成果驗收四個步驟。RS232串口通信控制器的設計成果完成了基本實驗要求,實現(xiàn)串口的基本通信功能。系統(tǒng)采用了自頂向下的設計思路，詳細分析了系統(tǒng)功能，劃分了3個模塊分別實現(xiàn)子系統(tǒng)各部分的功能。在設計中采用頂層模塊調用底層模塊的設計方法。報告中給出了系統(tǒng)設計的四個步驟的詳細情況，給出了系統(tǒng)的仿真和分析，附錄了完整硬件描述代碼和電路圖。通過基于FPGA的RS232串口通信的設計、制作、調試等實驗，非常鍛煉我的動手能力。首先是對Quartus軟件的認識相較以前用起來更順利了，不管是編譯還是波形仿真，其中的內涵都能基本的了解。其次就是verilog硬件描述語言這 方面也得到了顯著的提高，從不懂得看程序到能學會修改程序。例如verilog的兩個誤區(qū)：使用reg 類型還是net類型，reg類型只是在過程模塊中被賦值；而net類型則是在過程快外面被賦值或者驅動。同時也能明白每一個always模塊之間是并行的關系，是同步的，同時不能在兩個或者多個always模塊中給同一個輸出變量賦值。接著就將每個模塊程序寫好之后，就會進行編譯和波形仿真。在為做這次設計之前，我連最基本的波形仿真都不知道如何給輸入變量賦初始值。經過不斷的努力，我能看懂程序，也能把輸入變量設置好初始值。最后就是FPGA板子的燒入了，首先要學會看板子的原理圖，接著就是學會分配管腳。通過這次試驗收獲頗深。第五部分 元器件清單名稱數(shù)量作用FPGA實驗板cycloneII EP2C8Q208C81下載測試RS232串口通信控制器臺式電腦1，進行仿真驗證和分析9針串口數(shù)據(jù)線1實現(xiàn)PC和fpga的通信謝 辭感謝我的課程設計老師分配給我一個如此重要且非常具有意義的任務，在老師的耐心輔導和幫助下，我才能出色的完成此次任務。在編寫代碼的過程中，我的同學給予了無限的幫助，和我共同進退，我在這里也特別要感謝他們。同時，謝謝我的學校——桂林電子科技大學給我們提供了各種實驗儀器，使我們能把任務順利完成。最后，我在這里由衷的感謝幫助過我的老師和同學們，萬分感謝，你們辛苦了！參考文獻[1] ：北京航空航天大學出版社，[2] .[3]（第二版）.[4] 王行等. EDA技術入門與提高（第二版）.第 16頁
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