基于fpga的rs232設(shè)計(jì)-資料下載頁
2025-06-27 17:39本頁面
【正文】 波形，第一個(gè)字符的數(shù)值為“01100110”，發(fā)送時(shí)低位先發(fā)送，因此仿真波形由時(shí)間的先后順序，其序列應(yīng)為“01100110”，每一幀數(shù)據(jù)為10個(gè)bit，第一個(gè)bit為起始位，最后一個(gè)bit為停止位，可以看出，中間的八位為“01100110”,說明了仿真波形的正確性。 發(fā)送模塊仿真圖下圖為接收模塊仿真圖。設(shè)定的輸入信號(hào)為“10010110”。接收時(shí)將先接收到的數(shù)據(jù)作為低位，后接收到的數(shù)據(jù)作為高位，因此轉(zhuǎn)化成的并行數(shù)據(jù)應(yīng)為“01101001”，因此仿真波形正確。 接收模塊仿真圖第三部分 結(jié)果與分析本實(shí)驗(yàn)完成的RS232串口通信控制器，完成了課題要求的所有功能。由于頂層設(shè)計(jì)采用了子系統(tǒng)分模塊描述的方法，使得控制器具有很好的擴(kuò)展性。可以在不改變系統(tǒng)框架和模塊間電路連接關(guān)系，增加其他模塊，實(shí)現(xiàn)其他功能。本課題中并沒有在數(shù)據(jù)幀中加入校驗(yàn)位，僅僅實(shí)現(xiàn)了1位起始位，1位停止位和8位數(shù)據(jù)位的傳輸。初步實(shí)現(xiàn)了PC和FPGA之間的通信。數(shù)字系統(tǒng)的設(shè)計(jì)，真正的重點(diǎn)在于把系統(tǒng)層面的設(shè)計(jì)做好，把系統(tǒng)狀態(tài)機(jī)設(shè)計(jì)完整，系統(tǒng)架構(gòu)清晰，層次明確，穩(wěn)定性好，可擴(kuò)展和可移植性好，這樣的系統(tǒng)給到用戶，只要添加用戶模塊或者稍作修改即可完成非特定的功能。在設(shè)計(jì)階段，對(duì)系統(tǒng)描述采用過多種方式，嘗試了多種描述，代碼的長度在增加，模塊在增多，但系統(tǒng)穩(wěn)定性和可擴(kuò)展性也在增強(qiáng)，層次結(jié)構(gòu)和模塊設(shè)計(jì)也更加完善。設(shè)計(jì)之初對(duì)資源使用沒有多少概念，時(shí)常以軟件的思想描述硬件，在描述中使用乘法等資源耗費(fèi)嚴(yán)重的操作，也曾使用過嵌套多層的IFELSE語句，產(chǎn)生很長的選擇器，降低了模塊的可靠性，增加處理延時(shí)。隨著設(shè)計(jì)的深入，加上反復(fù)求精的過程磨練，逐步對(duì)硬件描述綜合出的實(shí)際電路形式有了更多的理解，對(duì)延時(shí)和資源占用有了初步概念。一個(gè)顯見的結(jié)論是描述代碼的長度和綜合后的電路形式與資源占用無必然聯(lián)系。需要關(guān)注編譯器在綜合時(shí)如何將verilog行為級(jí)描述轉(zhuǎn)化為結(jié)構(gòu)化的門級(jí)電路，才能分析清楚資源占用率和電路結(jié)構(gòu)。行為級(jí)描述可能與實(shí)際綜合的電路產(chǎn)生不一致，需要謹(jǐn)慎對(duì)待。邏輯單元占用率27%。 QuartusII編譯綜合報(bào)告實(shí)驗(yàn)中由于仔細(xì)設(shè)計(jì)了詳細(xì)劃分了子模塊、各模塊的實(shí)現(xiàn)都仔細(xì)進(jìn)行了描述，故沒有出現(xiàn)太多的故障。由于以前對(duì)verilog語言的理解停留在很低的層次，甚至和C語言等軟件語言混為一談，沒有很好地理解狀態(tài)機(jī)、硬件并發(fā)性、數(shù)字系統(tǒng)設(shè)計(jì)的方法，主要的麻煩產(chǎn)生在verilog描述上。在查閱了諸多相關(guān)資料后對(duì)verilog的語法基本熟悉，從最初的類似C語言的風(fēng)格到模塊初步成型、狀態(tài)機(jī)引入，再到最后全模塊化，自頂向下設(shè)計(jì)系統(tǒng)，完成verilog描述。最深的感受在于，開始時(shí)一心專注于代碼的編寫和語法的使用，忽視了系統(tǒng)設(shè)計(jì)，導(dǎo)致設(shè)計(jì)結(jié)果不令人滿意，后來逐步采用自頂向下的設(shè)計(jì)思路，先從邏輯上把系統(tǒng)的功能和子系統(tǒng)的劃分描述清楚，然后設(shè)計(jì)各個(gè)模塊的接口和定義，最后分別去描述底層各個(gè)模塊的功能和實(shí)現(xiàn)，清晰明了，一氣呵成。這也是系統(tǒng)沒有多少故障的主要原因。verilog描述中解決的最成功的一個(gè)問題是Multidrive錯(cuò)誤的處理。采用了中間寄存器存儲(chǔ)各個(gè)信號(hào)，然后利用選擇器進(jìn)行選擇，就避免了多驅(qū)動(dòng)的問題。第四部分 總結(jié)與結(jié)論本實(shí)驗(yàn)歷時(shí)四周，分為選定題目、系統(tǒng)設(shè)計(jì)、verilog描述、成果驗(yàn)收四個(gè)步驟。RS232串口通信控制器的設(shè)計(jì)成果完成了基本實(shí)驗(yàn)要求,實(shí)現(xiàn)串口的基本通信功能。系統(tǒng)采用了自頂向下的設(shè)計(jì)思路，詳細(xì)分析了系統(tǒng)功能，劃分了3個(gè)模塊分別實(shí)現(xiàn)子系統(tǒng)各部分的功能。在設(shè)計(jì)中采用頂層模塊調(diào)用底層模塊的設(shè)計(jì)方法。報(bào)告中給出了系統(tǒng)設(shè)計(jì)的四個(gè)步驟的詳細(xì)情況，給出了系統(tǒng)的仿真和分析，附錄了完整硬件描述代碼和電路圖。通過基于FPGA的RS232串口通信的設(shè)計(jì)、制作、調(diào)試等實(shí)驗(yàn)，非常鍛煉我的動(dòng)手能力。首先是對(duì)Quartus軟件的認(rèn)識(shí)相較以前用起來更順利了，不管是編譯還是波形仿真，其中的內(nèi)涵都能基本的了解。其次就是verilog硬件描述語言這 方面也得到了顯著的提高，從不懂得看程序到能學(xué)會(huì)修改程序。例如verilog的兩個(gè)誤區(qū)：使用reg 類型還是net類型，reg類型只是在過程模塊中被賦值；而net類型則是在過程快外面被賦值或者驅(qū)動(dòng)。同時(shí)也能明白每一個(gè)always模塊之間是并行的關(guān)系，是同步的，同時(shí)不能在兩個(gè)或者多個(gè)always模塊中給同一個(gè)輸出變量賦值。接著就將每個(gè)模塊程序?qū)懞弥螅蜁?huì)進(jìn)行編譯和波形仿真。在為做這次設(shè)計(jì)之前，我連最基本的波形仿真都不知道如何給輸入變量賦初始值。經(jīng)過不斷的努力，我能看懂程序，也能把輸入變量設(shè)置好初始值。最后就是FPGA板子的燒入了，首先要學(xué)會(huì)看板子的原理圖，接著就是學(xué)會(huì)分配管腳。通過這次試驗(yàn)收獲頗深。第五部分 元器件清單名稱數(shù)量作用FPGA實(shí)驗(yàn)板cycloneII EP2C8Q208C81下載測(cè)試RS232串口通信控制器臺(tái)式電腦1，進(jìn)行仿真驗(yàn)證和分析9針串口數(shù)據(jù)線1實(shí)現(xiàn)PC和fpga的通信謝 辭感謝我的課程設(shè)計(jì)老師分配給我一個(gè)如此重要且非常具有意義的任務(wù)，在老師的耐心輔導(dǎo)和幫助下，我才能出色的完成此次任務(wù)。在編寫代碼的過程中，我的同學(xué)給予了無限的幫助，和我共同進(jìn)退，我在這里也特別要感謝他們。同時(shí)，謝謝我的學(xué)?！鹆蛛娮涌萍即髮W(xué)給我們提供了各種實(shí)驗(yàn)儀器，使我們能把任務(wù)順利完成。最后，我在這里由衷的感謝幫助過我的老師和同學(xué)們，萬分感謝，你們辛苦了！參考文獻(xiàn)[1] ：北京航空航天大學(xué)出版社，[2] .[3]（第二版）.[4] 王行等. EDA技術(shù)入門與提高（第二版）.第 16頁
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