【正文】 。RF（radio frequency）工作方式：編碼位結(jié)構(gòu)：編碼位結(jié)構(gòu)是編碼信號的基本組成部分，分為AD(Address/Data)位和SYNC(Synchronous)位。① AD(Address/Data)位波形：AD位用于描述“0”、“1”或“懸空”狀態(tài)，一位由兩個脈沖周期組成，每個脈沖周期包括16個時鐘周期，具體如圖3所示。② SYNC(Synchronous)位波形：SYNC位波形是帶有一個1/8位波脈沖的 4位波長的波編碼字結(jié)構(gòu)：一組編碼位組成一個編碼字，一個編碼字由12個AD位和跟在后面的SYNC位組成，12個AD位由發(fā)射時的A0~A5和A6/D5~A11/D0狀態(tài)決定，當使用PT2262的數(shù)據(jù)位時，地址位相應(yīng)減少，例如使用3個數(shù)據(jù)引腳時可用9個地址位，這時的發(fā)射格式為：9位地址3位數(shù)據(jù)2 解碼芯片PT2272工作原理：PT2272解碼接收輸入到DIN的信號波形，信號波形包括地址、數(shù)據(jù)和同步信號，將解碼地址與芯片引腳的設(shè)定地址比較，如果地址相同，則：①數(shù)據(jù)輸出引腳與被解碼的數(shù)據(jù)位相等，輸出“1”；②VT輸出“1”。RF（radio frequency）工作方式：編碼位結(jié)構(gòu)：編碼位結(jié)構(gòu)是編碼信號的基本組成部分，分為AD(Address/Data)位和SYNC(Synchronous)位。① AD(Address/Data)位波形：AD位用于描述“0”、“1”或“懸空”狀態(tài)，一位由兩個脈沖周期組成，每個脈沖周期包括16個時鐘周期，具體如圖3所示。② SYNC(Synchronous)位波形：SYNC位波形是帶有一個1/8位波脈沖的 4位 波長的波。編碼字結(jié)構(gòu)：一組編碼位組成一個編碼字，一個編碼字由12個AD位和跟在后面的SYNC位組成，12個AD位與所使用的PT2272型號有關(guān)。 SP無線數(shù)據(jù)收發(fā)模塊SP數(shù)據(jù)發(fā)射模塊的工作頻率為315M，采用聲表諧振器SAW穩(wěn)頻，頻率穩(wěn)定度極高，當環(huán)境溫度在－25～＋85度之間變化時，頻飄僅為3ppm/度。特別適合多發(fā)一收無線遙控及數(shù)據(jù)傳輸系統(tǒng)。聲表諧振器的頻率穩(wěn)定度僅次于晶體，而一般的LC振蕩器頻率穩(wěn)定度及一致性較差，即使采用高品質(zhì)微調(diào)電容，溫差變化及振動也很難保證已調(diào)好的頻點不會發(fā)生偏移。 SP發(fā)射模塊未設(shè)編碼集成電路，而增加了一只數(shù)據(jù)調(diào)制三極管Q1,這種結(jié)構(gòu)使得它可以方便地和其它固定編碼電路、滾動碼電路及單片機接口，而不必考慮編碼電路的工作電壓和輸出幅度信號值的大小。比如用PT2262或者SM5262等編碼集成電路配接時，直接將它們的數(shù)據(jù)輸出端第17腳接至DF數(shù)據(jù)模塊的輸入端即可。 數(shù)據(jù)發(fā)射模塊電路圖SP接收模塊的工作電壓為5伏，靜態(tài)電流4毫安，它為超再生接收電路，接收靈敏度為－105dbm，接收天線最好為25～30厘米的導(dǎo)線，最好能豎立起來。接收模塊本身不帶解碼集成電路，因此接收電路僅是一種組件，只有應(yīng)用在具體電路中進行二次開發(fā)才能發(fā)揮應(yīng)有的作用，這種設(shè)計有很多優(yōu)點，它可以和各種解碼電路或者單片機配合，設(shè)計電路靈活方便。 數(shù)據(jù)接收模塊電路圖 SP無線數(shù)據(jù)收發(fā)模塊主要參考文獻［1］ 李朝青. 單片機原理與控制技術(shù). 北京航空航天大學出版社,2001［2］ 胡偉,季曉衡．單片機C程序時間及應(yīng)用實例．人民郵電出版社,2003［3］ ［M］.西安：陜西人民出版社，2002［4］ ［M］.西安：西安電子科技大學出版社，2002［5］ ［M］.西安：西安電子科技大學出版社，2002［6］ ［M］.西安：西安交通大學出版社，1995［7］ 譚浩強 . C程序設(shè)計（第2版）北京：［8］ Yu Weitao Experiment system of radar signal processing based on high speed fixed DSP Control amp。 Automation , 2005［9］ Zeng Guangyu Research of PCIbased interruption mechanismControl amp。 Automation 2005致謝辭
在本次畢業(yè)設(shè)計中，我從指導(dǎo)老師身上學到了很多東西。她深厚的理論水平使我受益匪淺。她無論在理論上還是在實踐中，都給予我很大的幫助，使我得到不少的提高。這對于我以后的工作和學習都有一種巨大的幫助。同時也感謝科大全體老師對我的教育和培養(yǎng)。在王巧芝老師的指導(dǎo)下，本次畢業(yè)設(shè)計就要畫上一個句號了?？墒牵瑢ξ襾碚f，這次設(shè)計的本身所產(chǎn)生的影響，還遠遠沒有結(jié)束，我從本次畢業(yè)設(shè)計中學到了許多課本上沒有的知識。從設(shè)計任務(wù)書的下達到今天基本實現(xiàn)任務(wù)書中的設(shè)計要求，時間已過去了三個多月。在這三個多月中。通過自己的學習和努力；通過各位老師的指導(dǎo)和教育，使我不僅僅在知識水平和解決實際問題的能力上有了很大的提高。還從思想的深處體會到，要把自己的所學變成現(xiàn)實時所將面對的種種難題。我總是認為自己的知識水平已經(jīng)能處理許多的現(xiàn)實問題了。而當自己真正的深入到設(shè)計實踐當中,深入到問題當中時。我竟然發(fā)現(xiàn)自己無從下手，我開始懷疑我是否真正的學到了知識。也只有到了那個時候，我才真正體會到學會運用自己的能力與知識是何等的重要，知識是在課堂上，老師教授的，在書本中學到的，實踐則是要自己動手，自己去做才能掌握。
在老師們的關(guān)心和幫助下，我漸漸的開始了設(shè)計。根據(jù)老師的建議，我找來了設(shè)計課題的相關(guān)書籍和資料，從最基本的問題入手開始一個個的解決遇到的難題。 這是一個漫長的學習過程。隨著時間的推移，我開始慢慢的掌握了設(shè)計時所需要的知識。我也終于明白了大學學習的意義和作用。扎實的基本功和良好的學習習慣，能使自己在學習新知識有更深刻的認識力和更快的領(lǐng)會力。同時老師對畢業(yè)設(shè)計的重視也是我能完成設(shè)計的一個重要條件。為了保證我們畢業(yè)設(shè)計的正常進行，學校抽調(diào)了優(yōu)秀的老師指導(dǎo)我們進行畢業(yè)設(shè)計，提供良好的設(shè)備給我們，在軟硬件上支持我們進行畢業(yè)設(shè)計，并且不時地詢問我們畢業(yè)設(shè)計的進展情況。為我們這次設(shè)計的正常開展提供了必要的物質(zhì)基礎(chǔ)。關(guān)于本次設(shè)計的命題，我的設(shè)計只能提供其基本的功能。還有許多的設(shè)想由于時間和自身和因素無法得以實現(xiàn)，這不能不說是本次設(shè)計的遺憾之處。不過，至少它已經(jīng)啟發(fā)了自己的思維，提高了我的動手能力，這是我在課本中學不到的。它為我們在以后的工作崗位上發(fā)揮自己的才能奠定了堅實的基礎(chǔ)。最后，再次向悉心指導(dǎo)和支持畢業(yè)設(shè)計的各位老師表示謝意！附錄１ 英文參考文獻 X5045? Selectable time out watchdog timer? Low VCC detection and reset assertion— Five standard reset threshold voltages— Reprogram low VCC reset threshold voltage using special programming sequence.— Reset signal valid to VCC = 1V? Long battery life with low power consumption— 50181。A max standby current, watchdog on— 10181。A max standby current, watchdog off— 2mA max active current during read? to and to power supply versions? 4Kbits of EEPROM–1M write cycle endurance? Save critical data with Block Lock? memory— Protect 1/4, 1/2, all or none of EEPROM array? Builtin inadvertent write protection— Write enable latch— Write protect pin? clock rate? Minimize programming time— 16byte page write mode— Selftimed write cycle— 5ms write cycle time (typical)2. DESCRIPTIONThese devices bine four popular functions, Power on Reset Control, Watchdog Timer, Supply Voltage Supervision, and Block Lock Protect Serial EEPROM Memory in one package. This bination lowers system cost, reduces board space requirements, and increases reliability.The memory portion of the device is a CMOS Serial EEPROM array with Xicor’s block lock protection. The array is internally organized as x 8. The device features a Serial Peripheral Interface (SPI) and software protocol allowing operation on a simple fourwire bus.The device utilizes Xicor’s proprietary Direct Write? cell, providing a minimum endurance of 1,000,000 cycles and a minimum data retention of 100 years.PIN CONFIGURATIONSerial Output (SO)SO is a push/pull serial data output pin. During a read cycle, data is shifted out on this pin. Data is clocked out by the falling edge of the serial clock.Serial Input (SI)SI is the serial data input pin. All opcodes, byte addresses, and data to be written to the memory are input on this pin. Data is latched by the rising edge of the serial clock.Serial Clock (SCK)The Serial Clock controls the serial bus timing for data input and output. Opcodes, addresses, or data present on the SI pin is latched on the rising edge of the clock input, while data on the SO pin changes after the falling edge of the clock input.Chip Select (CS)When CS is high, the X5043/45 is deselected and the SO output pin is at high impedance and, unless an internal write operation is underway, the X5043/45 will be in the standby power mode. CS low enables the X5043/45, placing it in the active power mode. It should be noted that after powerup, a high to low transition on CS is required prior to the start of any operation.Write Protect (WP)When WP is low, nonvolatile writes to the X5043/45 are disabled, but the part otherwise functions normally. When WP is held high, all functions, including non volatile writes operate normally. WP going low while CS is still low will interrupt a write to the X5043/45. If the internal write cycle has already been initiated, WPgoing low will have no affect on a write.Reset (RESET, RESET)X5043/45, RESET/RESET is an active low/HIGH, open drain output which goes active whenever VCC falls below the minimum VCC sense level. It will remain active until VCC rises above the minimum VCC sense level for 200ms. RESET/RESET also goes active if the Watchdog timer is enabled and CS remains either high or low longer than the Watchdog time out period. A falling edge of CS will reset the watchdog timer.3. PRINCIPLES OF OPERATIONPower On