秒表計(jì)時(shí)器設(shè)計(jì)畢業(yè)設(shè)計(jì)-資料下載頁
2024-12-03 17:26本頁面
【導(dǎo)讀】CPLD器件中，最終實(shí)行了電子鐘的設(shè)計(jì)。相比傳統(tǒng)的電路系。電路的結(jié)構(gòu)，行為方式，邏輯功能等。VHDL具有多層次描述。系統(tǒng)硬件功能的能力，支持自上而下和基于庫的設(shè)計(jì)特點(diǎn)。設(shè)計(jì)者不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層記性系。本文運(yùn)用現(xiàn)代電子設(shè)計(jì)工具，采用VHDL語言。積小，可靠性高，功耗低的特點(diǎn)。,完成了秒表計(jì)時(shí)器的設(shè)計(jì)。十二進(jìn)制計(jì)數(shù)器電路組成。保持，以便數(shù)字時(shí)鐘能隨意停止及啟動(dòng)。電路在八個(gè)數(shù)碼管顯示。移動(dòng)到放置管腳的地方，單擊鼠標(biāo)將管腳一個(gè)接一個(gè)放置，注意用空格鍵調(diào)整管腳方向。第一個(gè)數(shù)字：若管腳名按D0、D1、D2……后，則單擊右鍵即可確認(rèn)。以及管腳數(shù)量能夠完全滿足本案的設(shè)計(jì)需求。
【正文】 。 end case。 end process。 end rt1。 LIBRARY IEEE。 USE 。 ENTITY display IS PORT( clk: IN STD_LOGIC。 qh: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ql: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4:in std_logic_vector(3 downto 0)。 sel: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 segment: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END display。 ARCHITECTURE rt1 OF display IS COMPONENT count8 PORT(clk:IN STD_LOGIC。 sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 END COMPONENT。 COMPONENT time_choose port(sel:in std_logic_vector(2 downto 0)。 qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4:in std_logic_vector(3 downto 0)。 q:out std_logic_vector(3 downto 0))。 END COMPONENT。 COMPONENT seg7 PORT(q:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 SIGNAL sel_tmp: STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL q: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL segment_tmp: STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN U0: count8 PORT MAP(clk,sel_tmp)。sel=sel_tmp。 U2: time_choose PORT MAP(sel_tmp,qh1,ql1,qh2,ql2,qh3,ql3,qh4,ql4,q)。 U3: seg7 PORT MAP(q,segment_tmp)。segment=segment_tmp。 END rt1。 設(shè)計(jì)總結(jié) 為期兩周的課程設(shè)計(jì)，主要是以上機(jī)操作為主，在實(shí)驗(yàn)室查資料，編程序，畫圖。 設(shè)計(jì)語言主要是采用 VHDL語言的自上而下的設(shè)計(jì)方法。EDA 中，自上向下的設(shè)計(jì)，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步精益求精的過程，應(yīng)用 VHDL 運(yùn)行自上而下的設(shè)計(jì)，就是使用 VHDL 模型 在所有綜合級(jí)別上對(duì)硬件進(jìn)行說明和仿真測(cè)試。頂層文件采用了原理圖的方法設(shè)計(jì)，使各模塊之間的層次關(guān)系清 晰。 在秒表計(jì)時(shí)器實(shí)際設(shè)計(jì)過程中，所有的模塊都是通過不同進(jìn)制的計(jì)數(shù)器來實(shí)現(xiàn)其主要功能的，各模塊之間是通過進(jìn)位信號(hào)連接在一起的。前一級(jí)的進(jìn)位信號(hào)作為下一級(jí)的計(jì)數(shù)clk 信號(hào)，通過層次關(guān)系使設(shè)計(jì)思路清晰。一開始由于沒有一定的合理的思路，走了不少彎路。在查閱了相關(guān)資料之后，解決了相關(guān)的問題，使我的程序更加優(yōu)化。 通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了 maxplusII 軟件的使用和操作方法。對(duì) VHDL 語言的自上向下的設(shè)計(jì)方法有了進(jìn)一步的認(rèn)識(shí)，在底層文件具備的條件下，使原理圖可以使設(shè)置更加簡(jiǎn)單，使程序清晰，增加可讀性。當(dāng)然這 次課程設(shè)計(jì)也存在著不足之處，計(jì)時(shí)不夠足夠的精確等。 附 件 課程設(shè)計(jì)說明書一本 課程設(shè)計(jì)文件袋一個(gè) A3 原理圖一張 參 考 文 獻(xiàn) .EDA 技術(shù)課程設(shè)計(jì) [M].第 1 版 .武漢：華中科技大學(xué)出版社， 2021. .EDA技術(shù) [M].第 1版 .武漢：華中科技大學(xué)出版社，2021. .電子技術(shù)基礎(chǔ)（數(shù)字部分） [M].第 5版 .北京：高等教育出版社， 2021 .VHDL使用教程 [M].成都：電子科技出版社， 2021. 致 謝 首先，感謝湖北工業(yè)大學(xué)商貿(mào)學(xué)院 給予我們這次課程設(shè)計(jì)的機(jī)會(huì)，并提供各類資料供我們參考學(xué)習(xí)，提供實(shí)驗(yàn)室供我們進(jìn)行程序的設(shè)計(jì)以及檢測(cè)。 其次感謝劉江海老師的親切的，一絲不茍的指導(dǎo)。 謝謝你們。
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