vhdl作業(yè)及答案2-資料下載頁
2025-06-26 20:13本頁面
【正文】 out1: out bit)。end ponent。signal w1,w2,w3:bit。begingate1: and2 port map (a,b,w1)。gate2: and2 port map (b,c,w2)。 gate3: and2 port map (a,c,w3)。 gate4: or3 port map (w1,w2,w3,m)。end architecture three。第8章PPT課件作業(yè)1. 設(shè)計(jì)一個(gè)比較電路，當(dāng)輸入的8421BCD碼值大于4時(shí)，輸出為1，否則輸出為0（自己編寫。）LIBRARY IEEE。 8421比較電路方法1USE 。USE 。USE 。ENTITY para IS PORT (a: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Y : OUT STD_LOGIC )。END ENTITY para。ARCHITECTURE one OF para ISBEGIN process(a) beginif ((a4)and (a=9)) then y=39。139。else y=39。039。end if。end process。END ARCHITECTURE one。LIBRARY IEEE。 8421比較電路方法2USE 。USE 。USE 。ENTITY para2 IS PORT (a: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Y : OUT STD_LOGIC )。END ENTITY para2。ARCHITECTURE one OF para2 ISBEGIN process(a) beginif a=0000 then y=39。039。elsif a=0001 then y=39。039。elsif a=0010 then y=39。039。elsif a=0011 then y=39。039。elsif a=0100 then y=39。039。elsif a=0101 then y=39。139。elsif a=0110 then y=39。139。elsif a=0111 then y=39。139。elsif a=1000 then y=39。139。elsif a=1001 then y=39。139。elsif a=1010 then y=39。039。elsif a=1011 then y=39。039。elsif a=1100 then y=39。039。elsif a=1101 then y=39。039。elsif a=1110 then y=39。039。else y=39。039。end if。end process。 END ARCHITECTURE one。2. 編程實(shí)現(xiàn)38譯碼器。(結(jié)合數(shù)碼管譯碼器的方法，查詢資料編寫)3. 編程實(shí)現(xiàn)2個(gè)數(shù)相加的加法器。其中加數(shù)和被加數(shù)均為4位二進(jìn)制數(shù)。(結(jié)合PPT的 位加法器，編程實(shí)現(xiàn))4. 8位右移寄存器（自己編寫。）
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