【正文】 論上對整個系統(tǒng)有一定了解的情況下，進(jìn)行了系統(tǒng)模塊的電路的設(shè)計(jì)，充分利用各方面的資料，發(fā)揮我所學(xué)的特長。設(shè)計(jì)出了以CPLD為核心，實(shí)現(xiàn)了與譯碼驅(qū)動電路和顯示電路的相連接，并顯示室溫的工作狀態(tài)，完成系統(tǒng)功能。整個系統(tǒng)的開發(fā)過程是曲折的，首先在硬件設(shè)計(jì)上，由于以前所學(xué)課程有一定的基礎(chǔ)，我多方查閱資料，不斷的向老師、同學(xué)學(xué)習(xí)請教，以確保設(shè)計(jì)的電路系統(tǒng)完整，并能實(shí)現(xiàn)最完美的系統(tǒng)功能。經(jīng)過幾個月學(xué)習(xí)，我設(shè)計(jì)出了各個部分的電路圖，并實(shí)現(xiàn)了電路圖的組合。經(jīng)過測試與修改，最終完善了硬件電路的設(shè)計(jì)，并能夠比較理想的完成本次畢業(yè)設(shè)計(jì)功能——時時顯示和警戒報(bào)警。對于軟件設(shè)計(jì)，因?yàn)橐郧暗木幊探?jīng)驗(yàn)不夠，再加上對EPM1K100QC2083這一芯片的了解不是很徹底，因此，在這方面花費(fèi)了很多的精力和時間。盡管過程很艱難，但是在真正意義上學(xué)到了知識，為以后的工作和學(xué)習(xí)積累了寶貴的經(jīng)驗(yàn)。在研制過程中注重先進(jìn)、適用的原則，注重科技與應(yīng)用結(jié)合，來用產(chǎn)、學(xué)、研結(jié)合，側(cè)重于科研技術(shù)轉(zhuǎn)化為生產(chǎn)力。本系統(tǒng)經(jīng)過了設(shè)計(jì)階段、開發(fā)實(shí)現(xiàn)階段以及最后的應(yīng)用測試階段。經(jīng)過4個月的努力，核心問題已經(jīng)全部解決，所有功能均已基本實(shí)現(xiàn)，只是在通用性上還有待提高。這次畢業(yè)設(shè)計(jì)的經(jīng)歷使我對CPLD（FPGA）的一些特征、性能，以及應(yīng)用及原理有了深刻的了解，真正做到了學(xué)有所得、學(xué)有所用，可以說獲益匪淺。但是，總的說來，由于我在理論和實(shí)踐方面存在一定的不足，所以在設(shè)計(jì)思路和實(shí)現(xiàn)功能上難免有不足之處，請各位老師多多批評指正。參 考 文 獻(xiàn)[1] 姜雪送，劉東升．硬件描述語言VHDL教程，第一版，西安交通大學(xué)大學(xué)出版社，2004年， 6～20頁[2] 陳耀和．VHDL語言設(shè)計(jì)技術(shù)，第一版，電子工業(yè)出版社，2004年，11～18頁[3] 王化祥，張淑英．傳感器原理及應(yīng)用，第一版，天津大學(xué)出版社，2005年，3～9頁[4][張磊，雷震．高速電路設(shè)計(jì)和信號完整分析，《集成電路設(shè)計(jì)》，2004年，第一期[5] 康華光．電子技術(shù)基礎(chǔ)數(shù)字部分，第四版，高等教育出版社，2000年，402～420頁[6] 杜振芳，梅陽．基于FPGA的高速信號發(fā)生器，《電子技術(shù)應(yīng)用》，2003年，第11期[7] 潘松，黃繼業(yè)．EDA技術(shù)與VHDL.，第一版，清華大學(xué)出版社，2005年，4～11頁[8] 楊春玲．現(xiàn)代可編程邏輯器件及SOPC應(yīng)用設(shè)計(jì)，第一版，哈爾濱工業(yè)大學(xué)出版社，2005年， 7～14頁[9] 何希才，劉洪梅．新型通用集成電路實(shí)用技術(shù)，第一版，國防工業(yè)出版社，1997年，6～8頁[10] 劉常澍．?dāng)?shù)字邏輯電路，第一版，國防工業(yè)出版社，2002年[11] 譚會生．EDA技術(shù)及應(yīng)用，第二版，西安電子科技大學(xué)出版社，2001年，129～147頁[12] 黃任．VHDL入門解惑經(jīng)典實(shí)例經(jīng)驗(yàn)總結(jié)，第一版，北京航空航天大學(xué)出版社，2005年，67～78頁[13] 金西．VHDL與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)，第一版，西安電子科技大學(xué)出版社，2003年，8～16頁[14] 鄧素萍．串行通信RS232／RS485轉(zhuǎn)換器，《國外電子原器件》，2003年，第7期 [15] 李國洪．可編程邏輯器件EDA技術(shù)與實(shí)踐，第一版，機(jī)械工業(yè)出版社，2004年，3～26頁[16] Michael A. Miller. Data and Network Communications，第一版，科學(xué)出版社，2002年[17] ，徐振林譯.．Verilog HDL硬件描述語言，第一版，電子工業(yè)出版社,2004年 致 謝畢業(yè)設(shè)計(jì)是我大學(xué)學(xué)習(xí)生活的最后一項(xiàng)學(xué)習(xí)任務(wù)，是對我大學(xué)四年學(xué)習(xí)的綜合考核。而也為了使我的綜合素質(zhì)技能可以有一個很大的提高，這次畢業(yè)設(shè)計(jì),我選擇了張建民教授所帶的這個比較具有實(shí)用性的有意思的課題——基于CPLD的室溫檢測電路設(shè)計(jì)。在為期兩個多月的畢業(yè)設(shè)計(jì)過程中，我不僅較為系統(tǒng)的復(fù)習(xí)了以前學(xué)的知識，而且又學(xué)習(xí)了許多新知識，使我的知識結(jié)構(gòu)更加系統(tǒng)化，也更加完善。同時，也提高了我獨(dú)立分析問題、解決問題的能力。本次畢業(yè)設(shè)計(jì)能夠順利地完成，首先要感謝我的指導(dǎo)老師張建民教授。張教授嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，深厚的學(xué)術(shù)造詣以及忘我的工作精神給我留下了深刻的印象。張教授的嚴(yán)格要求和孜孜不倦的教導(dǎo)是我完成這次畢業(yè)設(shè)計(jì)的重要保證，他給予了我很大的幫助和支持，在課題研究期間，張教授提供了很多指導(dǎo)性的意見，對存在的問題給予細(xì)心的分析并提出許多寶貴的意見，使我受益匪淺。在此謹(jǐn)向?qū)煴硎局孕牡母兄x！同時我要感謝給予我?guī)椭椭С值纳嵊褌?，感謝在編程和程序調(diào)試過程中給我提供幫助的秦建川同學(xué)，感謝電子工程系的老師為我們做畢業(yè)設(shè)計(jì)提供的各方面的幫助！同時，我要感謝我的母?！旖蚬こ處煼秾W(xué)院，特別是在我即將踏上工作崗位時，給了我這樣一個鍛煉、學(xué)習(xí)的機(jī)會，使我加深了對以前知識的理解，拓寬了知識面，也提高了我對所學(xué)知識的綜合的應(yīng)用能力。在整個設(shè)計(jì)制作過程當(dāng)中，我感覺收獲非常大，我獲得的不僅是理論上的收獲,還有實(shí)踐中的豐收，同時還有的就是同學(xué)們之間的合作精神。在此，祝愿我院日后蓬勃發(fā)展，成為一所獨(dú)具風(fēng)格的綜合性大學(xué)。祝愿母校的將來更美好! 最后，我要再一次感謝所有在此期間幫助過我的人，我衷心的祝福你們！ 　　通信0201 布冬冬 2006年6月于天津工程師范學(xué)院 附錄1 程序A/D轉(zhuǎn)換控制程序library ieee。use 。 use 。use 。entity ADKONGZHI is port(d:in std_logic_vector(7 downto 0)。 rst:in std_logic。 clk:in std_logic。 eoc:in std_logic。 ale:out std_logic。 start:out std_logic。 oe:out std_logic。 adda:out std_logic。 bcdout:out std_logic_vector(11 downto 0))。end entity SDKONGZHI。architecture art of ADKONGZHI is type states is (st0,st1,st2,st3,st4,st5,st6)。 signal current_state,next_state:states。signal regl:std_logic_vector(7 downto 0)。signal lock0,lock1:std_logic。signal value:std_logic_vector(11 downto 0)。signal cen:std_logic。signal ale0:std_logic。signal start0:std_logic。signal oe0:std_lognal。begin statesystem:block is begin adda=’1’。 process(current_state,eoc)case current_state is when st0 =ale0=’0’。start0=’0’。oe0=’0’。 lock0=’0’。next_state=st1。cen=’0’。 when st1 =ale0=’1’。start0=’0’。oe0=’0’。 lock0=’0’。next_state=st2。cen=’0’。 when st2 =ale0=’0’。start0=’1’。oe0=’0’。 lock0=’0’。next_state=st3。cen=’0’。 when st3 =ale0=’0’。start0=’0’。oe0=’0’。 lock0=’0’。cen=’0’。 if eoc=’1’ then next_state=st3。 else next_state=st4。 end if。 when st4 =ale0=’0’。start0=’0’。oe0=’0’。 lock0=’0’。 cen=’0’。 if eoc=’0’ then next_state=st4。 else next_state=st5。 end if。 when st5=ale0=’0’。start0=’0’。oe0=’1’。 lock0=’1’。next_state=st6。cen=’1’。 when st6=ale0=’0’。start0=’0’。oe0=’1’。 lock0=’1’。next_state=st0。cen=’0’。 when others =ale0=’0’。start0=’0’。oe0=’1’。 lock0=’0’。next_state=st0。cen=’0’。 end case。 end procsee。 process(rst,clk) begin if rst=’1’ then current_state=st0。 elsif rising_edge(clk) then current_state=next_state。 end if。 end process。 process(clk) begin if rising_edge(clk) then ale=ale0。start=start0。oe=oe0。lock1=lock1。 end if。 end process。process(lock1) begin if rising_edge(lock) then regl=d。 end if。end process。 end block statesystem。conversion:block is signal v:std_logic_vector(7 downto 0)。 signal hb,lb:std_logic_vector(11 downto 0)。 signal c30,c74,c118:std_logic。 signal tempa,tempb,tempc:std_logic_vector(4 downto 0)。 beginprocess(regl) begin v=regl。 case v(7 downto 4) is when “1111” =hb=”010010000000”。 when “1110” =hb=”010001001000”。 when “1101” =hb=”010000010110”。 when “1100” =hb=”001110000100”。 when “1011” =hb=”001101010010”。 when “1010” =hb=”001100100000”。 when “1001” =hb=”001010001000”。 when “1000” =hb=”001001010110”。 when “0111” =hb=”001000100100”。 when “0110” =hb=”000110010010”。 when “0101” =hb=”000101100000”。 when “0100” =hb=”001001010000”。 when “0011” =hb=”000010010110”。 when “0010” =hb=”000001100010”。 when “0001” =hb=”000000110010”。 when others =hb=”000000000000”。 end case。 case v(3 downto 0) is when “1111” =lb=”000000110000”。 when “1110” =lb=”000000101000”。 when “1101” =lb=”000000100110”。 when “1100” =lb=”000000100100”。 when “1011” =lb=”000000100010