【導(dǎo)讀】域中的應(yīng)用日益廣泛。本系統(tǒng)以ALTERA的FPGA為核心，利用其合作伙伴ACMM. 開發(fā)的FFTIP核將采集到的時(shí)域信號(hào)進(jìn)行快速傅立葉變換獲取其頻域信息。理得到測(cè)試信號(hào)的相關(guān)信息。VGA顯示器控制驅(qū)動(dòng)開發(fā)。并利用VerilogHDL完成了對(duì)NIOSII相關(guān)HAL驅(qū)動(dòng)的。開發(fā)，對(duì)完成了對(duì)被測(cè)信號(hào)的特征分析，并在字符型LCD上顯示相關(guān)的參數(shù)。相當(dāng)靈活，為系統(tǒng)的繼續(xù)開發(fā)提供了極大的便利。

　　

【正文】 后處理模塊仿真波形 通過前面三步的分析設(shè)計(jì)、 FFT 后處理模塊進(jìn)行仿真 ，輸出波形如圖 412 clock_100m 為數(shù)字系統(tǒng)同步時(shí)鐘信號(hào)，當(dāng) reset 信號(hào)置為高電平，在 source_sop脈沖輸出，經(jīng)過 13 個(gè)時(shí)鐘周期的延時(shí)后產(chǎn)生寫數(shù)據(jù)地址 wr_addr，當(dāng)寫滿 512 個(gè)數(shù)據(jù)后，停止等待下一個(gè) source_sop 脈沖。 rd_adress 由 VGA 驅(qū)動(dòng)部分產(chǎn)生，讀取 RAM中的數(shù)據(jù)，經(jīng)處理送至到 VGA 顯示器顯示。 圖 412 FFT 后處理模塊仿真波形 25 VGA 顯示驅(qū)動(dòng)模塊設(shè)計(jì) VGA 模塊將計(jì)算得到的頻域幅值從 RAM 中讀取出來，送至 VGA 顯示器顯示，是對(duì)信號(hào)幅頻特性最為直觀的反映。 1. VGA 行掃描、場(chǎng)掃描時(shí)序 對(duì)于 VGA 掃描時(shí)序圖如圖 413 可以作如下描述： Tf：同步前信號(hào)； Ta：同步頭信號(hào)； Tb: 同步后信號(hào)； Td：有效視頻信號(hào) 。 行掃描：時(shí)間單位為像素：即輸出一個(gè) pexil 的時(shí)間間隔（ vga 驅(qū)動(dòng)時(shí)鐘周期）。 場(chǎng)掃描：時(shí)間單位為行： 即輸出一行的時(shí)間間隔（行掃描時(shí)鐘周期）。 對(duì)于不同 的顯示方式的 VGA，各參數(shù)的值不同。具體可以見表 44 在設(shè)計(jì)中可以使用兩個(gè)計(jì)數(shù)器（行掃描計(jì)數(shù)器、場(chǎng)掃描計(jì)數(shù)器）。行掃描計(jì)數(shù)器的驅(qū)動(dòng)時(shí)鐘為 VGA 驅(qū)動(dòng)時(shí)鐘，而場(chǎng)掃描計(jì)數(shù)器為行掃描計(jì)數(shù)器的溢出時(shí)鐘。在消隱器件對(duì) VGA 數(shù)據(jù)寫 0x00，在 Td 期間寫入圖像數(shù)據(jù)即可顯示相應(yīng)的圖像。 圖 413 VGA 行掃描、場(chǎng)掃描時(shí)序示意圖 顯示 格式 時(shí)鐘 （ MHZ） 水平參數(shù)（ pexil） 場(chǎng)掃描參數(shù)（ line） Td Tf Ta Tb Td Tf Ta Tb 640x480, 60Hz 640 16 96 48 480 11 2 33 640x480, 72Hz 640 24 40 128 480 9 3 28 640x480, 75Hz 640 16 96 48 480 11 2 32 640x480, 85Hz 640 32 48 112 480 1 3 25 800x600, 56Hz 800 32 128 128 600 1 4 14 800x600, 60Hz 800 40 128 88 600 1 4 23 800x600, 800 56 120 64 600 37 6 23 26 72Hz 800x600, 75Hz 800 16 80 160 600 1 2 21 800x600, 85Hz 800 32 64 152 600 1 3 27 1024x768, 60Hz 1024 24 136 160 768 3 6 29 1024x768, 70Hz 1024 24 136 144 768 3 6 29 1024x768, 75Hz 1024 16 96 176 768 1 3 28 1024x768, 85Hz 1024 48 96 208 768 1 3 36 表 44 典型 VGA 接口 顯示時(shí)序參數(shù) 2. VGA 顯示區(qū)域的劃分 經(jīng)過前面的分析，設(shè)計(jì)中選取顯示模式為 640x480x60hz 顯示模式，各參數(shù)值對(duì)應(yīng)表 44。驅(qū)動(dòng)時(shí)鐘選取 25Mhz，由 PLL 鎖相環(huán)產(chǎn)生。圖 414 是設(shè)計(jì)中對(duì)頻譜特性圖的 VGA 顯示 區(qū)域劃分。 圖中彩色部分紅色部分為邊框：考慮到 FFT 采樣點(diǎn)數(shù)為 512 個(gè)點(diǎn)，故在水平方向上用于顯示波形 的像素為 512 個(gè)點(diǎn)，由于顯示器分辨率設(shè)置為 640*480，水平像素點(diǎn)為 640，左右區(qū)域?qū)ΨQ分配 64 個(gè)點(diǎn)，中間 512 點(diǎn)同 RAM 中的 512 個(gè)幅值一一對(duì)應(yīng)。垂直分辨率為 480，由前面的仿真可知， RAM 中存儲(chǔ) 9 位數(shù)據(jù)的最大值為 316，故可以滿足對(duì)幅度值的顯示需求。 在顯示時(shí)以藍(lán)色為背光、綠色顯示頻譜的波形。 圖 414 VGA 區(qū)域劃分 27 3. VGA 顯示波形同 RAM 中顯示數(shù)據(jù)的對(duì)應(yīng)關(guān)系 將 RAM 中的數(shù)據(jù)轉(zhuǎn)換成 為 VGA 顯示器上的點(diǎn)需要解決兩個(gè)問題： 1) RAM 中數(shù)據(jù) 同場(chǎng)計(jì)數(shù)器建立聯(lián)系：即當(dāng)場(chǎng)計(jì)數(shù)器值同 RAM 中的值進(jìn)行對(duì)比的 過程中判定，此時(shí) VGA 輸出數(shù)據(jù)應(yīng)為波形顏色數(shù)據(jù)。 2) RAM 中數(shù)據(jù) 0 時(shí)應(yīng)顯示在顯示器的最底端，但場(chǎng)計(jì)數(shù) 器 0 對(duì)應(yīng)顯示器第一行 ，故應(yīng)對(duì) RAM 中的數(shù)據(jù)或場(chǎng)計(jì)數(shù)值作相應(yīng)的變換。 針對(duì)以上兩點(diǎn)設(shè)計(jì)中采 用 下述方法解決對(duì) RAM 中幅值顯示問題： 對(duì) 場(chǎng)計(jì)數(shù)器值進(jìn)行變換：假設(shè) V_count 為場(chǎng)計(jì)數(shù)器中計(jì)數(shù)值 c o u n tVtc o u n tV _514__ ?? （ ） 對(duì)應(yīng)圖 414，在數(shù)據(jù)顯示區(qū)間場(chǎng)計(jì)數(shù)器取值范圍為 [35, 514] 區(qū)間的整數(shù) ,而 RAM的讀地址由行計(jì)數(shù)器 約束產(chǎn)生：在每行掃描的 [207, 720]區(qū)間，讀 RAM 地址從 0 至511 變化，從而實(shí)現(xiàn)水平顯示點(diǎn)的一一對(duì)應(yīng)。讀到的 RAM 值同 tcountV __ 比較，當(dāng)相同，輸出波形色彩。顯然當(dāng) ram中值為 0 時(shí)， V_count_t=0,對(duì)應(yīng) V_cout=514,顯示的點(diǎn)在 VGA 顯示器的最底端 ， 從而 實(shí)現(xiàn) 了 VGA 顯示器上高度同幅值大小的對(duì)應(yīng)。 4. VGA 驅(qū)動(dòng)仿真波形 設(shè)計(jì)完成后，利用 modelsim得到 仿真波形如圖 415 圖 415 vga 仿真波形圖 SOPC 系統(tǒng)設(shè)計(jì) 通過 中的設(shè)計(jì)工作，完成了系統(tǒng)設(shè)計(jì)的大部分工作 ， 利用 VHDL 進(jìn)行數(shù)字設(shè)計(jì)可以完成復(fù)雜的邏輯設(shè)計(jì)，對(duì)外部設(shè)備進(jìn)行控制，但是對(duì)于復(fù)雜的運(yùn)算， 靈活的控制 方式 ， VHDL 在設(shè)計(jì)上較難完成 。 Altera 公司提出的 SOPC（ system on programmable 28 chip,可編程片上系統(tǒng)）為我們解決了 這一 難題。 SOPC 技術(shù)在 FPGA 中定制 NOISII處理器，實(shí)現(xiàn)了 FPGA+MCU 的設(shè)計(jì)方案，既擁有 FPGA 強(qiáng)大的邏輯設(shè)計(jì)能力，又具備 MCU 靈活的處理能力。在設(shè)計(jì)中利用 NOISII 處理器完成了對(duì)被測(cè)信號(hào)頻率的測(cè)量和 lcd 參數(shù)顯示。 sopc 技術(shù) 和 NiosII 處理器 簡(jiǎn)介 sopc 技術(shù) SOPC 技術(shù)是一種新的設(shè)計(jì)技術(shù)，也是一種軟硬件綜合設(shè)計(jì)技術(shù)。它可以將硬件（包括微處理器，存儲(chǔ)器，用戶邏輯電路等）和軟件設(shè)計(jì)放在一個(gè)可編程邏輯芯片，以達(dá)到系統(tǒng)的 IC 設(shè)計(jì)。 NiosII 處理器 ALTERA 公司于 2020 年發(fā)布了 Nois 軟核 RSIC 處理器，并推出了相應(yīng)的開發(fā)軟件 QuartusII。 Nois II[14] 處理器是 ATERA 公司的第二代用戶可配置的通用 32 位軟核處理器，是 Altera 公司特有的基于通用 FPGA 架構(gòu)的軟 CPU內(nèi)核。 QuartusII 集成 工具 的 SOPC Builder 具有直觀的圖形用戶接口（ GNU），使設(shè)計(jì)者可以準(zhǔn)確的定制配置系統(tǒng)需要的外設(shè)，并自動(dòng)完成系統(tǒng)集成工作。利用 SOPC Builder設(shè)計(jì)者可以在定制 NoisII 處理器和自己需要的外圍設(shè)備 （包括軟件自帶外設(shè)和用戶自定制外設(shè)）。 sopc 硬件 系統(tǒng)建立 Sopc 硬件系統(tǒng)的建立是 SOPC 設(shè)計(jì)的第一步，亦是 SOPC 系統(tǒng)設(shè)計(jì)的關(guān)鍵，后面的軟件設(shè)計(jì)都是在已建立的硬件系統(tǒng)的基礎(chǔ)之上，一個(gè)穩(wěn)定的硬件系統(tǒng)無疑是必需的。硬件系統(tǒng)的建立 利 用 Quartus II 軟件集成的 SOPC Builder 完成。 sopc_builder 設(shè)計(jì)流程 SOPC Builder 可以看作一座以 IP 模塊為輸入，以集成系統(tǒng)為輸出的工具。SOPC 設(shè)計(jì)過程分三個(gè)主要步驟，如圖 416 29 圖 416 sopc builder 設(shè)計(jì)流程 1. 構(gòu)件開發(fā) SOPC Builder 的 IP 模塊是由 IP 開發(fā)人員提供的硬件（ RTL、原理圖或 EDIF）和軟件（ C 源碼、頭文件等。當(dāng)一個(gè) IP 添加到 SOPC Builder 的 IP 模塊庫(kù)中，就會(huì)建立一 個(gè)描述該 IP 的 文件。所有的 IP 模塊都必須有一個(gè) 文件。 2. 系統(tǒng)集成 用戶創(chuàng)建和編輯一個(gè)新的系統(tǒng) ，一般需要從庫(kù)中選擇需要的 IP 模塊，并逐個(gè)配置這些 IP 模塊，以及設(shè)置整個(gè)系統(tǒng)的配置。所有的用戶設(shè)置都會(huì)保存于系統(tǒng) PTF 文件中。 SOPC Builder 內(nèi)包含了一些 IP 模塊，用戶也可以開發(fā)字節(jié)的 IP模塊然后加入到 SOPC Builder 中。 3. 系統(tǒng)生成 當(dāng) 用戶完成了 SOPC Builder 中的設(shè)計(jì)活動(dòng)之后，最后按下 generate 即可自動(dòng)生成一系列的設(shè)計(jì)文件，如 HDL 文件 ， SDK 目錄和模擬工程文件等。 sopc 系統(tǒng)開發(fā)流程 采用 noisII 處理器設(shè)計(jì) SOPC 嵌入式系統(tǒng)，通常采用以下設(shè)計(jì)步驟 [6]： 1. 分析系統(tǒng)需求，包括功能需求和性能約束； 2. 根據(jù)分析結(jié)果，選擇片外外設(shè)，并對(duì)選擇的外設(shè)作初步性能評(píng)估； 3. 確定 IP 和系統(tǒng)參數(shù)； 4. 確定系統(tǒng)互聯(lián)邏輯，分配 FPGA 引腳； 30 5. 結(jié)合 NiosII 提供的軟件開發(fā)工具 NiosII IDE 進(jìn)行相應(yīng)的軟件開發(fā)。 sopc_builder 產(chǎn)生 硬件系統(tǒng) 設(shè)計(jì)中 NiosII 處理器需要完成的功能較為簡(jiǎn)單，讀取外 界輸入的周期脈沖序列，并將測(cè)量得到的頻率之送到 LCD 實(shí)時(shí)顯示。為此開發(fā)了專用的用戶自訂制的測(cè)頻外設(shè)， LCD 顯示外設(shè)。 具體的設(shè)計(jì)過程將在后面一節(jié)討論。 根據(jù)系統(tǒng)需求分析， sopc 硬件系統(tǒng)需要的 IP 及外設(shè)有： Sopc Builder 自帶外設(shè)、 IP NoisII Processor： NoisII 處理器 EPCS_Controller： EPCS 配置芯片控制器 Flash Memory： 外部 FLASH 存儲(chǔ)器控制芯片 PIO ： NiosII Avalon 總線 IO 模塊：用于提供 lcd 的背光和工作電源 On_chip_memory: 片上 RAM 用于程序運(yùn)行 Lcd_6207: 64x32 字符點(diǎn)陣型液晶 System ID: NiosII 系統(tǒng)生成標(biāo)識(shí)符 用戶自定義外設(shè)： Cymometer: 頻率測(cè)量專用外設(shè) 具體外設(shè)訂制可參見圖 417，生成的 SOPC 系統(tǒng)原理圖如 418 圖 417 SOPC Builder 定制外設(shè)。 31 圖 418 SOPC 系統(tǒng)原理圖 定制基于 Avalon 的用戶外設(shè) NoisII 處理器是一個(gè)建立在 FPGA 上的嵌入式處理器，設(shè)計(jì)者可以根據(jù)需要任意 添加軟件提供的外設(shè)，同時(shí)可以通過定制用戶邏輯外設(shè)實(shí)現(xiàn)各種應(yīng)用要求。定制用戶外設(shè)是使用 NiosII 的 SOPC 系統(tǒng)的一個(gè)重要特性。定制用戶邏輯外設(shè)功能可以完成各種用戶要求的功能。 Sopc Builder 提供的元件編輯器， 用戶可以在 GUI 下 將 用硬件描述語言描述的用戶邏輯封裝成一個(gè) SOPC Builder 元件。一旦完成了將用戶邏輯封裝為 SOPC Builder 可用的遠(yuǎn)見，用戶就可以 像 調(diào)用 Altera 提供的外設(shè) 元件 一樣使用 sopc builder 元件組成 一個(gè)元件一般由下列部分組成： 1. 描述元 件邏輯的硬件描述文件（ HDL 文件）； 2. 軟件文件：用于定義元件寄存器的 C 語言頭文件，以及控制元件的軟件驅(qū)動(dòng)； 3. 元件描述文件（ ）：定義元件的架構(gòu)，又 SOPC Builder GUI 自動(dòng)產(chǎn)生。 32 定制用戶外設(shè)步驟 1. 指明硬件功能； 2. 若處理器要控制組件，則指明訪問和控制硬件 API； 3. 基于硬件和軟件需求，定義一個(gè) Avalon 接口，提供相應(yīng)的控制機(jī)理和適當(dāng)?shù)耐掏铝啃阅? 4. 用 Verilog HDL 或 VHDL 編寫描述硬件的 HDL； 5. 測(cè)試硬件組建正確性； 6. 編寫定義硬件 級(jí)寄存器映像的 C 頭文件 ； 7. 使用組件編譯器封裝硬件和軟件文件成為一個(gè)組建； 8. 將組件添加到一個(gè)簡(jiǎn)單的 SOPC Builder 系統(tǒng)模塊； 9. 測(cè)試處理器在寄存器級(jí)對(duì)組件的訪問，可用硬件驗(yàn)證或 Modelsim仿真。 10. 編寫驅(qū)動(dòng)軟件。 11. 基于組件系統(tǒng)性能，反復(fù)修改調(diào)試。 12. 利用 SOPC Builder 進(jìn)行編譯 13. 進(jìn)行系統(tǒng)級(jí)驗(yàn)證 14. 完成組建，發(fā)布便于設(shè)計(jì)重用 [6] 頻率測(cè)量模塊外設(shè)設(shè)計(jì) 在本設(shè)計(jì)中 SOPC 部分主要工作是完成頻率測(cè)量模塊的定制 ，此開發(fā)過程具有普遍性，對(duì)于以后系統(tǒng)功能擴(kuò)展非常有意義，下面將描述整個(gè)開發(fā)流程。 1. 硬件設(shè)計(jì) 1) 一個(gè)典 型的組 件 HDL 結(jié)構(gòu)由三個(gè)功能塊組成 [6]，如圖 419 Task_Logic： 實(shí)現(xiàn)組件的基本邏輯功能。 Register File