【文章內容簡介】 ?????? () 由式 得出：有限長序列 DFT 是序列在單位圓上的 Z 變化在單位圓上以N/21 ?? ? 為間隔的取樣值。 信號頻 率 譜 、 相位譜、 功率 通過 DFT 的定義： N 點離散時間序列經過傅立葉變換后得到 N 點離散頻域序列。 對應每一點均可以用復數(shù)形式表示： 設第 N 點輸出，對應的頻率為 1??N ,其中 ? 1為 采樣頻率 ，其值可以表示為復數(shù)： NN jba ? ，其指數(shù)形式： njNNN eFjba ??? （ ） 其中： 22 NNN baF ?? 稱為幅度， 1)/a r c ta n ( ?? Nba NNN ?? 稱為相位。 1?nFn ? 間的線圖關系稱為 信號的 幅頻特性， 1?? nN? 間的現(xiàn)行關系稱為 信號的 相頻特性 ， 222 NNNN baFP ??? 稱為 信 號頻率為 N次諧波分量的功率（ N=1 時稱為基波）。 8 第三章 頻譜分析儀硬件系統(tǒng) AD 信號采集電路 模數(shù)轉換是數(shù)據采集系統(tǒng)中最為重要的一個環(huán)節(jié)，它實現(xiàn)將模 擬信號到數(shù)字信號的轉換，由控制芯片讀取分析獲取被測信號的信息。 設計 中采用 TI 公司的 8bits 并行高速模數(shù)轉換芯片 TLC5510A， 模擬電壓輸入范圍為 04V。 采樣率高達 20MSPS， 由香農采樣定理本系統(tǒng)理論上最大可以分析 10Mhz 以下的模擬信號。 AD 采集電路原理圖如圖 31 在 AD 輸入前級采用 AD 公司的 350Mhz 電壓反饋運放 作電壓 跟隨器 對輸入信號作了預處理：考慮到普通模擬測試信號為正負電壓信號，由 VREF(4V)、 R1 R15為輸入模擬電壓提供 2V的偏置電壓，被測信號變?yōu)?04V 的電壓滿足 AD 芯片的輸入范圍。 而 AD 采集電路的 4V電壓基準源由電壓基準芯片 TL431 提供。 圖 31 9 FPGA 核心電路 芯片片內資源 開發(fā)系統(tǒng)中核心芯片采用 ALTERA 公司的 cyclone II 系列 FPGA EP2C35F672C8[13]。該芯片有豐富的內部資源： 33216 個邏輯單元、 483840bit 片上RAM、內嵌 105 個 9 位乘法器、 4 個 PLL、 4 個輸入時鐘輸入、 475 個用戶 IO， 等效門為 150 萬門。 時鐘電路及復位電路 EP2C35F672C8 輸入時鐘范圍為 10Mhz360Mhz，經內部 PLL 模塊可以靈活的給系統(tǒng)分配時鐘，輸出為 。 開發(fā)系統(tǒng)使用由 50Mhz 的有源晶振作為系統(tǒng)時鐘。 時鐘電路如圖 32 圖 32 系統(tǒng)時鐘電路 FPGA 系統(tǒng)復位電路采用了 CAT1025 開門狗芯片作為系統(tǒng)的復位芯片，當復位按鍵按下時為系統(tǒng)低電平復位。，復位電路如圖 33： 圖 33 系統(tǒng)復位電路 10 外部存儲電路以及串行配置電路 FPGA 配置有 128M bits（ 16M bytes）的 DDR SDRAM， 128M bits 的 flash 存儲空間，可 為 NiosII 處理器提供相應的 RAM 和程序存儲空間。 此外 FPGA 外部還有容量為 16M bits 的串行配置器件 ，用于在系統(tǒng)掉電時保持器件的配置數(shù)據，在系統(tǒng)重新上電時將配置數(shù)據裝載到 FPGA 器件中。 按 鍵控制模塊 設計中使用了 3 個獨立按鍵 ： 按鍵 1： 控制 ADC 采樣速度控制：每次按鍵動作 循環(huán)改變 ADC 采樣頻率 ； 按鍵 2 :實現(xiàn)系 統(tǒng)啟動單次觸發(fā)和連續(xù)觸發(fā)的 轉換 ； 按鍵 3 :當 系統(tǒng)啟動方式選擇單次觸發(fā)時，每次按鍵動作系統(tǒng)完成一次采樣 。 VGA 接口電路 設計中 采用 FPGA 對顯示器的 VGA 接口進行設計，數(shù)據流在 FPGA 系統(tǒng)內部流動，實現(xiàn)在 顯示 器上被測 信號的幅頻特性。 VGA（ Video Graphics Array） [10]，即視頻圖形點陣，作為一種標準視頻顯示接口 ，在通用計算機、嵌入式領域得到廣泛應用。對普通的 VGA 顯示器 ，其引出線共包含5 個信號： R、 G、 B（ 3 基色）、 HS（行同步信號）、 VS（場同步信號）。由 RGB 三基色可 以組合出任意需要的顏色。 在顯示其上的每一點稱為一個像素（ pixel），在顯示時 采用逐行逐點掃描。從屏幕的最左上角開始，從左到右，從上至下掃描。每掃描一行進行一次行同步，每完成一屏幕掃描進行一次場同步，如是循環(huán)。 VGA 工業(yè)標準為： 640x480x60hz，對 VGA 的驅動時鐘、 行掃描頻率 和 場掃描頻率 都有 嚴格的要求： 時鐘頻率： 行掃描頻率： 31469Hz 場掃描頻率： 目前通常使用的計算機顯示器具可支持的分辨率范圍為： 640x480 至 1280x1024 顯示 11 頻率 60Hz 至 85Hz，均可滿足工業(yè)標準。也可以根據具體應用開發(fā)相應分辨率和顯示頻率的 VGA 驅動，但控制時序不同，具體在 VGA 驅動設計中討論。 開發(fā)系統(tǒng) VGA 接口電路如圖 34，設計中采用 74HC573 及電阻形成的電阻網絡產生 VGA 需要的不同電壓信號， 電路提供了 8 位數(shù)據輸入，其色彩數(shù)據格式可表示為 表 31。 D7 D6 D5 D4 D3 D2 D1 D0 R2 R1 R0 G2 G1 G0 B1 B0 表 31 8bits RGB 數(shù)據格式 典型的色彩編碼表 32 如下 顏色 黑 藍 紅 紫 綠 青 黃 白 R 0 0 0 0 1 1 1 1 G 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 表 32 RGB 顏色編碼表 圖 34 VGA 接口電路 其他顯示模塊 設計中 顯示頻譜分析儀的其他參數(shù)設計中使用 8 位數(shù)碼管 、 64x32 字符點陣 lcd。8 位數(shù)碼管 用于 顯示 AD 采樣頻率。 Lcd 用 NiosII 處理器控制 顯示 被測信號頻率、在再次開發(fā)中的 還 可 其他 特征 參數(shù)。 12 第 四章 VHDL 電路設計及 NIOSII 驅動開發(fā) 硬件描述語言 簡介 硬件描述語言（ Hard Description Language），具有很強的描述和建模能力，可以從多個層次對數(shù)字系統(tǒng)進行建模和描述，大大地簡化硬件設計任務，提高系統(tǒng)的可靠信。使用硬件描述語言設計復雜的可編程邏輯電路成為一種趨勢。目前最主要的硬件描述語言是 VHDL（ VHSIC Hard Description Language）和 Verilog HDL。 在 設計中，邏輯控制電路 采用 VHDL 設計，而在 NiosII 處理器的低層 硬件 驅動 采用 Verilog HDL設計。 VHDL VHDL[5]是 1981年為美國防部提出的一種硬件描述語言 —— 超高速集成電路硬件描述語言（ Very High Speed Integrated Cucuit Hard Description Language） ,簡稱 VHDL語言。 VHDL 是一種使電路文本化的標準，目的是使文本描述電路設計能夠為他人所理解，同時也可以作為一種模型語言并能采用軟件進行模擬。 VHDL 經 IEEE 反復修改擴充于 1987 成為 IEEE1076 標準。之后于 1993 年和 2020 年先后對 VHDL 作了小規(guī)模修訂 。 Verilog HDL Verilog HDL[3] 與 1983 年由 GDA 公 司的 Phil Moorby 首創(chuàng)。 之后由 Moorby 設計出第一個名為 VerilogXL 的仿真器并提出了用于快速門級仿真設計。隨著Verilog—XL算法的成功是 Verilog HDL 語言得到迅速發(fā)展。 1990 年成立的 OVI（ Open Verilog International）， VHDL 的到更快發(fā)展。基于 Verilog HDL 的優(yōu)越性， IEEE 于1995 定制了 Verilog HDL 的 IEEE 標準，即 Verilog HDL。 13 VHDL 內部控制電路設計 VHDL 數(shù)字系統(tǒng)在設計時采用至頂 向下的設計方法，在 完成系統(tǒng)需求分析 的基礎上 ，將系統(tǒng)各級模塊功能清晰劃分，在充分分析各個模塊功能的基礎上，對各個模塊 具體設計、 仿真、調試，最后系統(tǒng)級聯(lián)調試，完成數(shù)字系統(tǒng)設計。 數(shù)字 系統(tǒng)頂層分析 根據對整個系統(tǒng)的功能分析，可以得到系統(tǒng)的 IO 需求： 1. 系統(tǒng)輸入 clock： FPGA 系統(tǒng)時鐘 50Mhz 作為數(shù)字系統(tǒng)輸入時鐘； reset: 數(shù)字系統(tǒng)復位信號 key[0]：控制 ADC 采樣頻率輸入按鍵 key[1]：系統(tǒng)單次觸發(fā)和連續(xù)觸發(fā)方式切換按鍵 key[2]：手動控制單次 分析顯示 ad_data 8 位 ADC 采樣數(shù)據輸入 2. 系統(tǒng)輸出 ad_noe: ADC 數(shù)據輸出使能信號，低電平有效 ad_clk: ADC 采樣時鐘 20Mhz 時鐘輸出 fre_pusle:將輸入周期信號變換成周期脈沖輸出信號，供 NoisII 測頻模塊分析 row_sync:VGA 行同步信號 line_sync:VGA 場同步信號 disp_data:VGA VGA 8 位數(shù)據 led_dig:8 位數(shù)碼管位選 led_seg:8 段數(shù)碼管段碼 系統(tǒng)頂層原理圖如圖 41 14 圖 41 系統(tǒng)頂層原理圖 系統(tǒng)模塊 劃分以及功能 分析 根據需要可以將數(shù)字 系統(tǒng)分為： 按鍵、 數(shù)碼管控制模塊、 FFT 預處理模塊、 FFT IP 核 、 FFT 后處理模塊、 VGA 顯示驅動模塊、 PLL 模塊 。 各個功能模塊連接如 圖 42 圖 42 各個功能模塊連接 FFT IP 核 FFT IP 核 是 本系統(tǒng)實現(xiàn) 快速傅立葉變換 的 工具 ， 也 是 本 系統(tǒng)實現(xiàn)的關鍵， 各 控制模塊 圍繞著 IPcore 展開實現(xiàn)。 1. FFT 結構分析 設計中 FFT 變換點數(shù)為 512 點、數(shù)據精度為 8 位。 利用 Quartus II 可以調出 FFT 15 IP 核的圖形界面如圖 43，具體輸入輸出功能描述如 表 41 圖 43 FFT IP 核 信號 方向 位寬 功能 clk input 1 FFT 系統(tǒng)時鐘 reset_n input 1 FFT 同步復位信號，低電平有效 Inverse input 1 0—FFT 變換， 1—FFT 反變換 sink_valid input 1 1—主設備 sink 端數(shù)據信號有效， 0—無效 sink_sop input 1 一個高電平脈沖表示 FFT 輸入數(shù)據塊開始 sink_eop input 1 一個高電平脈沖表示 FFT 輸入數(shù)據幀結束 sink_real input 數(shù)據精度 時域離散信號實部輸入 sink_imag input 數(shù)據精度 時域離散信號虛部輸入 sink_erro input 2 指明 upstream 模式中有錯誤產生： 00—no erro,01—missing sop,10—missing eop， 11—unexpected eop。 source_ready input 1 1—從設備可以接收從 FFT 輸出的有效數(shù)據輸入 sink_ready output 1 主設備匯端使能型號 source_erro output 2 指明 upstream 模式中有錯誤產生： 00—no erro,01—missing sop,10—missing eop， 11—unexpected eop。 source_sop output 1 輸出起點信號：指明數(shù)據塊的第一個數(shù)據輸出 source_eop output 1 輸出終點信號：指明數(shù)據塊最后一個數(shù)據輸出 source_valid output 1 主設備源端使能信號 source_exp output 6 有符號數(shù)輸出， 用于計算 FFT 實際輸出值 source_real output 數(shù)據精度 頻域輸出 實部 source_imag output 數(shù)據精度 頻域輸出序部 表 41 FFT 輸入輸出功能描述 [12] 16 2. FFT 引擎結構 [12] FFT 兆函數(shù)有兩種不同的引擎結構：四輸出引擎（ Quad_output）和單輸出引擎(single_output)。 Quad_output 在單個時鐘周期計算四個基 4 蝶形運算輸出，算法時間短，但占用資源大。單 輸 出引擎結構每個時鐘周期計算一個單蝶形輸出，需要一個單獨的附屬乘法器，資源 FPGA 資源考慮我們選擇單輸出引擎結構，其結構圖如圖 43 圖 44 FFT 單引擎結構 3. FFT 兆函數(shù) I/O 數(shù)據流結構 [12] FFT 兆函數(shù)支持的 I/O 數(shù)據流包括 4 中模式：流（ streaming）、變量流（ variable streaming）