高效率同步降壓型轉(zhuǎn)換器的版圖設(shè)計(jì)研究課程-資料下載頁
2025-06-26 14:17本頁面
【正文】 44所示。圖44 drc規(guī)則中對hot well的要求對于圖44中的信息，cold NW即指的一般情況下接Power的Nwell，而hot NW指的就是本次所說的不接Power的Nwell。從上圖可以看到，drc設(shè)計(jì)規(guī)則要求hot well的外邊緣距離環(huán)內(nèi)有源區(qū)（AA）的間距要求更寬，是cold 。通常我們在版圖上按drc設(shè)計(jì)規(guī)則這么做了之后，還需要在hot well的外面加上一圈做在Pwell里面的襯底環(huán)作為隔離（實(shí)際版圖見圖45），這么做可以使hot well與cold well相隔較遠(yuǎn)，且外圈的P型襯底環(huán)有助于降低Latch_up等效寄生電路中的襯底電阻值（Latch_up等效電路圖如圖46所示），降低整個(gè)電路的環(huán)路增益大于1的可能性。同時(shí)，hot well結(jié)構(gòu)的實(shí)質(zhì)是增大可能正向?qū)ǖ腜N結(jié)的N型區(qū)域（此處以寄生NPN型BJT為例），即發(fā)射極的面積。原理上BJT發(fā)射極面積越小，濃度越高，BJT特性就越好，此處旨在削弱寄生BJT發(fā)射極的特性。這樣從兩方面降低了Latch_up發(fā)生的幾率，對版圖可靠性有了更好的保障，但是這樣做會(huì)導(dǎo)致芯片面積的膨脹，增加后續(xù)的各項(xiàng)成本，由此可見版圖可靠性的保障是多么的重要。圖45 加上Pwell隔離環(huán)的hot well模塊版圖圖46 寄生BJT Latch_up等效電路圖 高壓器件的第五端的連接方式，但是沒有通過實(shí)際的連接去接到外界的某一個(gè)電位，因?yàn)楦邏浩骷牡谖宥吮举|(zhì)上就是一個(gè)Nwell區(qū)域，在此區(qū)域中同時(shí)存在著會(huì)連接出去的源端和背柵端，又因?yàn)楦邏浩骷炊司o挨著背柵端，在一般情況下源端與背柵端的電位是一致的，所以高壓器件的第五端即Nwell的電位與源端/背柵端相同。根據(jù)drc設(shè)計(jì)規(guī)則我們可以知道，無論是Pwell還是Nwell，只要電位不一樣是不能夠接在一起的，必須滿足drc設(shè)計(jì)規(guī)則上所規(guī)定的最小間距要求，這樣Foundry才能保證實(shí)際生產(chǎn)之后的特性基本與版圖上所希望實(shí)現(xiàn)的一致。如果我們在版圖設(shè)計(jì)時(shí)不小心將電位不一樣的Nwell連接在了一起，在進(jìn)行LVS驗(yàn)證時(shí)就會(huì)提示很多莫名其妙的錯(cuò)誤。下面就以實(shí)際模塊版圖來說明高壓器件第五端的正確連接方式。此處以LDO模塊中的上偏置電流鏡為例。在電路中P型高壓器件如圖47所示。圖47 實(shí)際電路中的P型高壓器件連接方式實(shí)際版圖如圖48所示（為方便顯示，此處更改了Nwell的display顯示方式），可以看到兩個(gè)器件的源端分開連接，且連接與電路一致，但是Nwell卻不小心接在了一起。圖48 將器件第五端錯(cuò)誤連接的器件版圖下面我們對該模塊進(jìn)行LVS驗(yàn)證，看會(huì)產(chǎn)生什么奇怪的錯(cuò)誤。該模塊LVS驗(yàn)證結(jié)果如圖49所示。圖49 將器件第五端錯(cuò)誤連接的版圖LVS驗(yàn)證結(jié)果從圖49可以看到，Calibre驗(yàn)證工具認(rèn)為此處誤把兩跟連線Vin和Vin1連接在了一起，即高壓器件的兩個(gè)源端電位一致，但與電路圖上的描述不一致，所以此處認(rèn)為有short_circuit。為方便說明問題，下面只顯示版圖中的部分層次，如圖410所示。圖410 只顯示部分層次的版圖在CalibreRVE窗口中點(diǎn)擊Extraction Results下的短路部分信息，出現(xiàn)結(jié)果如圖411所示。圖411 通過LVS驗(yàn)證的RVE窗口點(diǎn)亮的短路信息從圖411中可以看出Vin跟Vin1兩根線網(wǎng)通過Nwell短接在了一起，實(shí)質(zhì)上為soft connect，如果進(jìn)行ERC驗(yàn)證的話，此處就會(huì)產(chǎn)生錯(cuò)誤信息?；氐桨鎴D界面，取消通過RVE窗口點(diǎn)亮的報(bào)錯(cuò)信息，自己點(diǎn)亮Vin與Vin1兩根線網(wǎng)，結(jié)果如圖412所示。圖412 手動(dòng)點(diǎn)亮的兩根線網(wǎng)對比圖411與412可以知道：在版圖上我們沒有通過具體的Via、con、metal等將兩跟線網(wǎng)短接在一起，只是錯(cuò)誤的將兩根不同電勢、不同連接的線網(wǎng)做在了同一個(gè)Nwell中；但是從LVS驗(yàn)證結(jié)果可以看出，此處存在著soft connect的情況，實(shí)質(zhì)上還是版圖繪制出錯(cuò)。切換到Comparison Results項(xiàng)，從圖413更加可以肯定以上分析。圖413 LVS驗(yàn)證的Comparison Results結(jié)果根據(jù)圖413可以看出，在版圖上只有VIN一根線網(wǎng)并不存在著VIN1（Calibre在進(jìn)行LVS驗(yàn)證時(shí)對電路圖和版圖中的Label、pin的大小寫不敏感），而在SOURCE中卻存在著VIN與VIN1兩根線網(wǎng)，由此可以更加肯定版圖中的Nwell誤接在一起導(dǎo)致了線網(wǎng)的短路。將錯(cuò)誤連接在一起的Nwell分開，正確的版圖如圖414所示。圖414 Nwell分開的模塊版圖 實(shí)現(xiàn)展示 高壓器件的第五端連接正確之后的驗(yàn)證對更改之后的版圖進(jìn)行LVS驗(yàn)證，結(jié)果如圖415所示。至此，已順利解決高壓器件第五端連接的問題。圖415 正確連接的版圖驗(yàn)證結(jié)果第5章． 總結(jié)在本章中，將對本次項(xiàng)目的主要設(shè)計(jì)工作做一次總結(jié)。在本文中，主要進(jìn)行了下面幾個(gè)方面的研究工作：、結(jié)構(gòu)上分析同步降壓型轉(zhuǎn)換器的，對整體功能有了大致的把握。 ic51工具創(chuàng)建了分立器件和contact。、lvs驗(yàn)證并Debug。參考文獻(xiàn)[1] （第二版）.電子工業(yè)出版社，200704[2] ，200802[3] 塞因特. 集成電路版圖基礎(chǔ)：實(shí)用指南（翻譯版）.北京：清華大學(xué)出版社，200610[4] 沃爾德曼. ESD揭秘:，201406[5] ：ESD failure of analog IO cells in CMOS，2006致謝在本次論文設(shè)計(jì)過程中，很多前輩和老師都給予了我寶貴的建議，對我論文的完成有很大幫助，在此特意為他們表示我由衷的感謝。首先我要感謝我的父母，沒有你們在外的辛苦打拼，我就不能安心的在學(xué)校接受教育，也不能衣食無憂的生活，謝謝你們對我無私的付出。然后我要感謝我的同事張先貴，在本次項(xiàng)目中，你對我的版圖繪制提出了很多寶貴的意見，在Debug的時(shí)候也幫了很多忙，在此由衷的向你表示感謝。再者，有這樣一位老師，他對我的大學(xué)生涯和以后的工作生活都起了至關(guān)重要的幫助。曾經(jīng)這位老師無私、負(fù)責(zé)的對我的版圖學(xué)習(xí)作出指導(dǎo)，現(xiàn)在參加工作后也時(shí)常記起老師的好，也會(huì)時(shí)常想起老師當(dāng)時(shí)的悉心負(fù)責(zé)。在此特意對您表示衷心的感謝，賴廣升老師！接下來我要感謝我的指導(dǎo)老師王益國老師，在做畢設(shè)期間因改畢設(shè)題目的事情多次煩擾王老師，但他始終認(rèn)真、積極、負(fù)責(zé)的為我提供幫助，謝謝您！我還要感謝在大學(xué)期間所有幫助過我的老師和同學(xué)，祝愿你們身體健康，前途似錦！附錄附錄一：IC版圖設(shè)計(jì)中電阻的匹配基礎(chǔ)篇在IC版圖（layout）的設(shè)計(jì)中，作為無源器件的電阻，其匹配也是很重要的，一個(gè)優(yōu)秀的IC版圖工程師將會(huì)遵守更多的匹配規(guī)則，使其因工藝產(chǎn)生的誤差減小到最少。：電阻應(yīng)該被放置相同的方向、相同的器件類型以及相互靠近。這些原則對于減少工藝誤差對模擬器件的功能的影響是非常有效的。、相同寬度、長度電阻以及相同的間距。，建議電阻的寬度為工藝最小寬度的5倍，這樣能夠有效降低工藝誤差。、開關(guān)晶體管以及數(shù)字晶體管，減少耦合的影響。，盡可能避免耦合和噪音的影響。對于一些阻值小于20歐姆的電阻，使用金屬層(metal layer)來做電阻，會(huì)得到準(zhǔn)確的阻值。
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