【導(dǎo)讀】CPLD全稱(chēng)為“復(fù)雜的可編程邏輯器件”在數(shù)字電子、DSP和通信等鄰域中廣泛應(yīng)用。并在整點(diǎn)還差5秒時(shí)報(bào)警。此次編程和調(diào)試軟件是用“QuartusII”來(lái)完成的，利。用該軟件編制一8個(gè)數(shù)碼管動(dòng)態(tài)掃描電路，然后再其所對(duì)應(yīng)的管腳處接相應(yīng)的電器原件，最終完成的電路即為該電路。最終要把實(shí)物做出來(lái)并能夠按照要求正常顯示與報(bào)警。知識(shí)是有很大的開(kāi)拓。它在80年代的后期出現(xiàn)。主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可。內(nèi)部，既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。

　　

【正文】 )then tem2=0000。 elsif clk39。event and clk=39。139。then if tem2=0100then tem2=0000。 co=39。139。 else tem2=tem2+1。 co=39。039。 end if。 end if。 end process。 end behave。 10 分頻電路 library ieee。 use 。 use 。 use 。 entity fenpin10 is port ( clk:in std_logic。 33 rst:in std_logic。 co: out std_logic )。 end fenpin10。 architecture behave of fenpin10 is signal tem2:std_logic_vector(3 downto 0)。 begin process(clk,rst) begin if(rst=39。039。)then tem2=0000。 elsif clk39。event and clk=39。139。 then if tem2=1001then tem2=0000。 co=39。139。 else tem2=tem2+1。 co=39。039。 end if。 end if。 end process。 end behave。 100 分頻電路 library ieee。 use 。 use 。 use 。 entity fenpin100 is port ( clk:in std_logic。 rst:in std_logic。 co: out std_logic )。 end fenpin100。 architecture behave of fenpin100 is signal tem1:std_logic_vector(3 downto 0)。 signal tem2:std_logic_vector(3 downto 0)。 begin process(clk,rst) begin if(rst=39。039。)then tem1=0000。 tem2=0000。 elsif clk39。event and clk=39。139。 then if tem1=1001then tem1=0000。 if tem2=1001then tem2=0000。 co=39。139。 else tem2=tem2+1。 co=39。039。 end if。 34 else tem1=tem1+1。 end if。 end if。 end process。 end behave。 8 位數(shù)碼管掃描電路 library ieee。 use 。 use 。 use 。 entity sel is port (clk:in std_logic。 rst:in std_logic。 qin1:in std_logic_vector(3 downto 0)。 qin2:in std_logic_vector(3 downto 0)。 qin3:in std_logic_vector(3 downto 0)。 qin4:in std_logic_vector(3 downto 0)。 qin5:in std_logic_vector(3 downto 0)。 qin6:in std_logic_vector(3 downto 0)。 qout:out std_logic_vector(3 downto 0)。 sel :out std_logic_vector(7 downto 0) )。 end sel。 architecture behave of sel is begin process(clk,rst) variable t:integer range 0 to 7。 begin if(rst=39。139。)then t:=0。 sel=11111110。 qout=0000。 elsif clk39。event and clk=39。139。 then if t=7 then t:=0。 else t:=t+1。 end if。 case t is when 0=qout=qin1。 sel=11111110。 when 1=qout=qin2。 sel=11111101。 when 2=qout=1111。 sel=11111011。 when 3=qout=qin3。 sel=11110111。 when 4=qout=qin4。 sel=11101111。 when 5=qout=1111。 sel=11011111。 when 6=qout=qin5。 35 sel=10111111。 when 7=qout=qin6。 sel=01111111。 when others=qout=0000。 sel=11111111。 end case。 end if。 end process。 end behave。 秒 60 進(jìn)制電路 library ieee。 use 。 use 。 use 。 entity fen60 is port ( clk:in std_logic。 rst:in std_logic。 qout1: out std_logic_vector(3 downto 0)。 qout2: out std_logic_vector(3 downto 0)。 co:out std_logic )。 end fen60。 architecture behave of fen60 is signal tem1:std_logic_vector(3 downto 0)。 signal tem2:std_logic_vector(3 downto 0)。 begin process(clk,rst) begin if(rst=39。139。)then tem1=0000。 tem2=0000。 elsif clk39。event and clk=39。139。 then if tem1=1001then tem1=0000。 if tem2=0101then tem2=0000。 co=39。139。 else tem2=tem2+1。 co=39。039。 end if。 else 36 tem1=tem1+1。 end if。 end if。 qout1=tem1。 qout2=tem2。 end process。 end behave。 分鐘 60 進(jìn)制電路 library ieee。 use 。 use 。 use 。 entity fen60 is port ( clk:in std_logic。 rst:in std_logic。 qout1: out std_logic_vector(3 downto 0)。 qout2: out std_logic_vector(3 downto 0)。 co:out std_logic )。 end fen60。 architecture behave of fen60 is signal tem1:std_logic_vector(3 downto 0)。 signal tem2:std_logic_vector(3 downto 0)。 begin process(clk,rst) begin if(rst=39。139。)then tem1=0000。 tem2=0000。 elsif clk39。event and clk=39。139。 then if tem1=1001then tem1=0000。 if tem2=0101then tem2=0000。 co=39。139。 else tem2=tem2+1。 co=39。039。 end if。 else tem1=tem1+1。 end if。 end if。 qout1=tem1。 qout2=tem2。 end process。 end behave。 37 小時(shí) 24 進(jìn)制電路 library ieee。 use 。 use 。 use 。 entity fen24 is port ( clk:in std_logic。 rst:in std_logic。 qout1: out std_logic_vector(3 downto 0)。 qout2: out std_logic_vector(3 downto 0)。 co:out std_logic )。 end fen24。 architecture behave of fen24 is signal tem1:std_logic_vector(3 downto 0)。 signal tem2:std_logic_vector(3 downto 0)。 begin process(clk,rst) begin if(rst=39。139。)then tem1=0000。 tem2=0000。 elsif clk39。event and clk=39。139。 then if (tem2=0010and tem1=0011)then tem1=0000。 tem2=0000。 co=39。139。 else co=39。039。 if tem1=1001then tem1=0000。 if tem2=1001then tem2=0000。 else tem2=tem2+1。 end if。 else tem1=tem1+1。 end if。 end if。 end if。 qout1=tem1。 qout2=tem2。 end process。 end behave。 報(bào)時(shí)系統(tǒng) library ieee。 use 。 use 。 38 use 。 entity baoshia is port (clk:in std_logic。 rst:in std_logic。 qqq: out std_logic。 qin4:in std_logic_vector(3 downto 0)。 qin3:in std_logic_vector(3 downto 0)。 qin2:in std_logic_vector(3 downto 0)。 qin1:in std_logic_vector(3 downto 0) )。 end baoshia。 architecture behave of baoshia is begin process(clk,rst) begin if(rst=39。139。)then qqq=39。039。 elsif(clk39。event and clk=39。139。) then if(qin4=0101and qin3=1001 and qin2=0101 and qin1=0100)then qqq=39。139。 else qqq=39。039。 end if。 end if。 end process。 end behave。 LED 燈系統(tǒng) library ieee。 use 。 use 。 use 。 entity led7 is port ( qin:in std_logic_vector(3 downto 0)。 qout:out std_logic_vector(7 downto 0) )。 end led7。 archite