基于verilog語言的簡單自動售貨機-資料下載頁
2025-06-23 04:53本頁面
【正文】 1)beginif(price_all price) //放入錢不足beginled_warn = 1。price = 0。endelsebegin //金錢足夠price_all = price_allprice。beep = 1。case(price) //LED燈顯示貨物賣出5: begin led = 439。b0001。end10:begin led = 439。b0010。end15:begin led = 439。b0100。end20:begin led = 439。b1000。endendcaseendendelsebeep = 0。endend/*分頻后將時鐘給數(shù)碼管，數(shù)碼管分別顯示放入錢的多少、商品價格*/always @(posedge clk_500Hz)begincase(flag)239。b00:begindis_mony = {439。b1110,led7(price_all%10),139。b1}。dis_price = {439。b1110,led7(price%10),139。b1}。flag = 239。b01。end239。b01:begindis_mony = {439。b1101,led7(price_all/10),139。b0}。dis_price = {439。b1101,led7(price/10),139。b0}。flag = 239。b00。endendcaseend/*數(shù)碼管段碼表*/function [6:0] led7。 input [3:0] dis_input。begincase (dis_input)0 : led7 = ~739。b111_1110。1 : led7 = ~739。b011_0000。2 : led7 = ~739。b110_1101。3 : led7 = ~739。b111_1001。4 : led7 = ~739。b011_0011。5 : led7 = ~739。b101_1011。6 : led7 = ~739。b101_1111。7 : led7 = ~739。b111_0000。8 : led7 = ~739。b111_1111。9 : led7 = ~739。b111_0011。default : led7 = ~739。b111_1111。endcaseendendfunctionendmodule第5章 標題 實驗調(diào)試 調(diào)試步驟軟件調(diào)試：運行Quartus II軟件，觀看仿真波形，仿真波形如下： 圖511 波形圖硬件調(diào)試：①運行Quartus II軟件，新建工程。②建立文本文件Verilog HDL File。在文件中寫入程序。保存，編譯。③分配管腳。保存，編譯。④。⑤根據(jù)要求選擇幾種買東西的可能情況，在實驗箱上實驗，觀察記錄結(jié)果。 實驗現(xiàn)象，投5元的金額，調(diào)試現(xiàn)象如下：① ，數(shù)碼管顯示清零，重新進行商品選擇。②按下5元投幣鍵。③按下確認購買開關(guān)，找零時，蜂鳴器響。，投1元的金額，調(diào)試現(xiàn)象如下：①。②按下1元的投幣鍵，對應(yīng)數(shù)碼管顯示1。找零顯示1元，退回所投的錢，表示警告的LED燈亮（交易不成功） 結(jié)果與分析通過上面的步驟將程序代碼下載到實驗箱的FPGA芯片中，并驗證了在仿真中的結(jié)果的正確性。自動售貨機能出售5角、1元、。出售哪種商品可由顧客按動相應(yīng)的一個按鍵即可，并同時用數(shù)碼管顯示出此商品的價格；顧客投入硬（紙）幣的錢數(shù)也是有5角、1元、5元三種，但每次只能投入其中的一種幣，此操作通過按動相應(yīng)的一個按鍵來模擬，并同時用數(shù)碼管將投幣額顯示出來；顧客投幣后，按一次確認鍵，如果投幣額不足時則報警，報警時間3秒。如果投幣額足夠時自動送出貨物（送出的貨物用相應(yīng)不同的指示燈顯示來模擬），同時多余的錢應(yīng)找回，找回的錢數(shù)用數(shù)碼管顯示出來；顧客一旦按動確認鍵后，自動售貨機即可自動恢復(fù)到初始狀態(tài)，此時才允許顧客進行下一次購貨操作；此售貨機設(shè)有一個由商家控制的整體復(fù)位控制，當整體復(fù)位信號有效時，所有輸出均為零。調(diào)試過程中出現(xiàn)的問題及原因：①數(shù)碼管顯示不正確。管腳配置不正確導(dǎo)致數(shù)碼管顯示異常。②重新分配管腳后，仍為先前程序的操作結(jié)果。重新配置管腳后，未運行程序，使得燒寫進去的仍為原先的程序。③步進電機送貨不理想，該送的時候送，不該送的時候也送，再次查看相關(guān)源程序，多次修改。結(jié)論Verilog HDL語言有限狀態(tài)機設(shè)計控制電路，可大大降低設(shè)計難度和時間，提高設(shè)計效率和可靠性，利用語言的靈活性及功能強大的EDA工具，可以輕松完成硬件的功能擴充與升級，還可以實現(xiàn)更復(fù)雜的數(shù)字系統(tǒng)，整個設(shè)計過程相對于傳統(tǒng)的設(shè)計方法，有較大的突破。Verilog HDL語言作為現(xiàn)代數(shù)字系統(tǒng)的重要設(shè)計工具，以其靈活、簡潔的設(shè)計風格在電路設(shè)計中發(fā)揮著越來越重要的作用。這個設(shè)計實現(xiàn)了一個簡單的自動售貨機的功能，程序由硬件描述語言vhdl編寫。程序中采用分塊編寫的方式，將一個本來復(fù)雜的體系用簡單的邏輯表述出來。主時鐘配合各個模塊產(chǎn)生不同的信號，以這些信號為橋梁分別控制各個模塊，這樣做設(shè)計顯得很流暢，每個模塊都不是獨立存在的。通過本次課程設(shè)計，我對Verilog HDL語言有了更深刻的了解，能夠比較靈活地運用它來實現(xiàn)我們所想要要其實現(xiàn)的功能。在實驗中，我也遇到了很多挫折，不過我都和同伴一一克服了，大家齊心協(xié)力解決了問題，使我明白了和他人共同合作的重要性。在以后的道路上我們也必須深刻認識到團隊合作的精神，投入今后的發(fā)展之中。成功就是在不斷摸索著前進中實現(xiàn)的，遇到問題我們不能灰心、煩躁，甚至放棄，而要靜下心來仔細思考，分部檢查，找出最終的原因進行改正，這樣才會有進步，才會一步步向自己的目標靠近，才會取得自己所要追求的成功。參考文獻[1] 喬廬峰，王志功．Verilog HDL數(shù)字系統(tǒng)設(shè)計與驗證．電子信息與電氣，2009，8（2）：7490．[2] 喬廬峰，王志功．Verilog HDL數(shù)字系統(tǒng)設(shè)計與驗證．電子信息與電氣，2009，10（4）：110112[3] 鄧文新．C語言程序設(shè)計方法．計算機公共課程，2010，6（3）：159169． 附錄1引腳圖致謝
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