基于veriloghdl的萬年歷-資料下載頁
2025-06-23 04:53本頁面
【正文】 、秒；當(dāng)k1 k2=01時(shí)，僅控制顯示時(shí)、分、秒；當(dāng)k1 k2=10時(shí)，僅顯示年、月、日；k是控制輸入端?；赩erilong ： module mux_4(k,jm,jf,js,jr,jy,jn,j1,j2,j3)。 input k, j1,j2,j3。 output jm,jf,js,jr,jy,jn。reg jm,jf,js,jr,jy,jn。always @(k or j1 or j2 or j3) begin if(k==0) {jm,jf,js}={ j1,j2,j3}。 else {jr,jy,jn}={ j1,j2,j3}。endendmodulek是控制輸入端，當(dāng)k=0時(shí)，控制將校時(shí)按鈕j1,j2和j3的信號(hào)分別送到計(jì)時(shí)器模塊的jm,jf,js；當(dāng)k=1時(shí)，將校時(shí)按鈕j1,j2和j3的信號(hào)分別送到年月日模塊的,jr,jy,jn?；赩erilong ：module mux_16(k,qm,qf,qs,qr,qy,qn,q)。 input k。 input[7:0] qm,qf,qs,qr,qy。 input[15:0] qn。 output [31:0] q。reg [31:0] q。always begin if(k==0) beginq[31:24]=0。q[23:0]={qs,qf,qm}。 endelse q={qn,qy,qr}。endendmodule其中，k是控制輸入端，當(dāng)k=0時(shí)，控制將計(jì)時(shí)器模塊送來的qm[7:0]、qf[7:0]和qs[7:0]狀態(tài)信號(hào)送到數(shù)碼顯示器顯示；當(dāng)k=1時(shí)，將年月日模塊送來的qr[7:0]、qy[7:0]和qn[15:0]狀態(tài)信號(hào)送到數(shù)碼顯示器顯示。第四章 模擬仿真總結(jié)結(jié)論通過此次設(shè)計(jì)研究，最終完成了萬年歷的設(shè)計(jì)與制作。在設(shè)計(jì)過程中，我從各個(gè)模塊的思路設(shè)計(jì)到實(shí)際程序編寫，從點(diǎn)到面。在出現(xiàn)與處理問題的過程中，不斷提升自己處理細(xì)節(jié)問題的能力，最終達(dá)到了預(yù)期的效果。而更重要的是通過系統(tǒng)設(shè)計(jì)這項(xiàng)項(xiàng)目，使我對(duì)于設(shè)計(jì)整體流程有了更加明晰的感受，對(duì)于今后的深入學(xué)習(xí)與應(yīng)用奠定了基礎(chǔ)。在今后的學(xué)習(xí)中，我將繼續(xù)加強(qiáng)EDA理論知識(shí)和Verilog語言的熟練掌握，爭(zhēng)取更大的突破。最后，感謝老師這學(xué)期的辛勤授課，您的敬業(yè)精神值得很多老師和學(xué)生學(xué)習(xí)，通過一學(xué)期的課程學(xué)習(xí)也是我進(jìn)步很多。謝謝您唐老
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