【導(dǎo)讀】設(shè)計題2-3題，共計22分，試卷滿分150分，完成時間180分鐘。此模擬題僅供參考，具體題型、題量與分值分配以實際預(yù)賽。A.將影響元器件貼片時的精度;B.在回流焊時，將使錫膏滲漏，導(dǎo)致虛焊;C.線長度不能為1/4信號波長的整數(shù)倍;振，而諧振就會輻射電磁波，產(chǎn)生干擾。

　　

【正文】 當(dāng)?shù)亩私臃绞健? ，甚至有走線正好上下重迭在一起，因為這種串?dāng)_比同層相鄰走線的情形還大。 5.利用盲埋孔 (blind/buried via)來增加走線面積。但是 PCB 板的制作成本會增加。在實際執(zhí)行時確實很難達(dá)到完全平行與等長，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對時序與信號完整性的影響。 在設(shè)計高速 PCB 電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系， 例如是走在表面層 (microstrip)或內(nèi)層(stripline/double stripline)，與參考層 (電源層或地層 )的距離，走線寬度， PCB 材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些 terminators(端接 )，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。 IBIS 模型的準(zhǔn)確性直接影響到仿真的結(jié)果?；旧?IBIS可看成是實際芯片 I/O buffer 等效電路的電氣特性資料，一般可由SPICE 模型轉(zhuǎn)換而得 (亦可采用測量， 但 限制較多 )，而 SPICE 的資料與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其 SPICE 的資料是不同的，進(jìn)而轉(zhuǎn)換后的 IBIS 模型內(nèi)之資料也會隨之而異。也就是說，如果用了 A 廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的 IBIS 不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。 三、在高速 PCB 設(shè)計時我們使用的軟件都只不過是對設(shè)置好的EMC、 EMI 規(guī)則進(jìn)行檢查，而設(shè)計者應(yīng)該從那些方面去考慮 EMC、EMI 的規(guī)則？怎樣設(shè) 置規(guī)則？ 在 pcb 上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認(rèn)為這樣會增大信號的衰減，影響傳輸距離，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，哪一種效果會更好？我的信號1GHz 以上，阻抗為 50 歐姆。在用軟件計算時，差分線對也是以 50歐姆來計算嗎？還是以 100 歐姆來算？接收端差分線對之間可否加一匹配電阻？ 答：一般 EMI/EMC 設(shè)計時需要同時考慮輻射 (radiated)與傳導(dǎo)(conducted)兩個方面 . 前者歸屬于頻率較高的部分 (30MHz)后者則是較低頻的部分 (30MHz). 所以不能只注意高頻而忽略低頻的部分 . 一個好的 EMI/EMC 設(shè)計必須一開始布局時就要考慮到器件的位置 , PCB 迭層的安排 , 重要聯(lián)機的走法 , 器件的選擇等 , 如果這些沒有事前有較佳的安排 , 事后解決則會事倍功半 , 增加成本 . 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器 , 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射 , 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分 , 選擇去耦合 (decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲 . 另外 , 注意高頻信號電流之回流路徑使其回路面積盡量小 (也就是回路阻抗 loop impedance 盡量小 )以減少輻射 . 還可以用分割地層的方式以控制高頻噪聲的范圍 . 最后 , 適當(dāng)?shù)倪x擇 PCB 與外殼的接地點 (chassis ground)。 會使高頻信號能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng) (skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因 子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時 , 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗 , 變的較小 , 根據(jù)分壓原理(voltage divider)這會使信號源送到線上的電壓小一點。 至于 , 因耦合而使信號衰減的理論分析我并沒有看過 , 所以我無法評論。 對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小? 所謂適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗 (differential impedance)的值 , 此值是設(shè)計差分對的重要參數(shù)。 需要平行也是因為要保 持差分阻抗的一致性。 若兩線忽遠(yuǎn)忽近 , 差分阻抗就會不一致 , 就會影響信號完整性 (signal integrity)及時間延遲 (timing delay)。 差分阻抗的計算是 2(Z11 – Z12), 其中 , Z11是走線本身的特性阻抗 , Z12是兩條差分線間因為耦合而產(chǎn)生的阻抗 , 與線距有關(guān)。 所以 , 要設(shè)計差分阻抗為 100 歐姆時 , 走線本身的特性阻抗一定要稍大于 50 歐姆。 至于要大多少 , 可用仿真軟件算出來。 接收端差分線對間的匹配電阻通常會加 , 其值應(yīng)等于差分阻抗的值。 這樣信號品質(zhì)會好些。 四 、 PCB 設(shè)計如何避免高頻干擾？ PCB 設(shè)計中如何解決高速布線與 EMI 的沖突？若干 PCB 組成系統(tǒng)，各板之間的地線應(yīng)如何連接？ PCB 設(shè)計中差分信號線中間可否加地線？ 1，避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_ (Crosstalk)。可用拉 大高速信號和模擬信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地 對模擬地的噪聲干擾。 2，因 EMI 所加的電阻電容或 ferrite bead， 不能造成信號的一些電氣特性不 符合規(guī)范。所以， 最好 先用安排走線和 PCB 疊層的技巧來解決或減少 EMI 的問題， 如高速信號走內(nèi)層。最后才用電阻電容或 ferrite bead 的方式， 以降低對信號的傷害。 3，各個 PCB 板子相互連接之間的信號或電源在動作時，例如A 板子有電源或信號送到 B 板子，一定會有 等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這地層上的電流會找阻抗最小的地方流 回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗， 這樣可 以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線 的接法，來控制電流的走法 (例如，在某處制造低阻抗，讓大部分的電流從這個地方走 )，降低對其它較敏 感信號的影響。 4，差分信號中間一般是不能加地線。因為差分信號的應(yīng)用原理最重要的一點便是利用差分信號間相互耦 合 (coupling)所帶來的好處，如 flux cancellation，抗噪聲 (noise immunity)能力等。若在中間加地線， 便會破壞耦合效應(yīng) 五、 PCB 設(shè)計時，為何要鋪銅？在做 pcb 板的時 候，為了減小干擾，地線是否應(yīng)該構(gòu)成閉和形式？在 PCB 設(shè)計中，通常將地線又分為保護(hù)地和信號地；電源地又分為數(shù)字地和模擬地，為什么要對地線 一般鋪銅有幾個方面原因： １， ，會起到屏蔽作用，有些特殊地，如 PGND 起到防護(hù)作用。 ２， PCB 工藝要求。一般為了保證電鍍效果，或者層壓不變形，對于布線較少的 PCB 板層鋪銅。 ３，信號完整性要求，給高頻數(shù)字信號一個完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。 4，當(dāng)然還有散熱，特殊器件安裝要求鋪銅等等原因。 在做 PCB 板的時候 ，一般來講都要減小回路面積，以便減少干擾，布地線的時候，也不應(yīng)布成閉合形 式，而是布成樹枝狀較好，還有就是要盡可能增大地的面積。 劃分地的目的主要是出于 EMC 的考慮，擔(dān)心數(shù)字部分電源和地上的噪聲會對其它信號，特別是模擬信 號通過傳導(dǎo)途徑有干擾。至于信號的和保護(hù)地的劃分，是因為EMC 中 ESD 靜放電的考慮，類似于我們生活 中避雷針接地的作用。無論怎樣分，最終的大地只有一個。只是噪聲瀉放途徑不同而已。