【正文】 HESIZED_WIRE_19),.hour_set0(SYNTHESIZED_WIRE_2),.hour_set1(SYNTHESIZED_WIRE_3),.minute0(SYNTHESIZED_WIRE_20),.minute1(SYNTHESIZED_WIRE_21),.minute_set0(SYNTHESIZED_WIRE_6),.minute_set1(SYNTHESIZED_WIRE_7),.second0(SYNTHESIZED_WIRE_22),.second1(SYNTHESIZED_WIRE_23),.second_set0(SYNTHESIZED_WIRE_10),.second_set1(SYNTHESIZED_WIRE_11),.hour_0(hour_0),.hour_1(hour_1),.minute_0(minute_0),.minute_1(minute_1),.second_0(second_0),.second_1(second_1))。/*時(shí)間調(diào)整與設(shè)置*/timeset b2v_inst3(.TimeSet_EN(TimeSet_EN),.SW1(SW1),.SW2(SW2),.hour0(SYNTHESIZED_WIRE_18),.hour1(SYNTHESIZED_WIRE_19),.minute0(SYNTHESIZED_WIRE_20),.minute1(SYNTHESIZED_WIRE_21),.second0(SYNTHESIZED_WIRE_22),.second1(SYNTHESIZED_WIRE_23),.disp_drive(TimeSet_disp_drive),.hour_set0(SYNTHESIZED_WIRE_2),.hour_set1(SYNTHESIZED_WIRE_3),.minute_set0(SYNTHESIZED_WIRE_6),.minute_set1(SYNTHESIZED_WIRE_7),.second_set0(SYNTHESIZED_WIRE_10),.second_set1(SYNTHESIZED_WIRE_11))。endmodulemodule time_disp_select(clk_1kHz,clk_200Hz,Time_EN,TimeSet_EN,timeset_disp_drive,time_disp_select)。output [5:0] time_disp_select。input clk_1kHz。input clk_200Hz。input Time_EN。input TimeSet_EN。input [2:0] timeset_disp_drive。reg [5:0] time_disp_select。reg [2:0] auto_disp_drive。reg clk。reg [2:0] disp_drive。always@(posedge clk_1kHz) /*實(shí)現(xiàn)自動運(yùn)行模式中的動態(tài)顯示“位選的驅(qū)動”*/ begin if(auto_disp_drive339。b101) auto_disp_drive=auto_disp_drive+339。b1。 else auto_disp_drive=339。b0。 endalways /*實(shí)現(xiàn)自動運(yùn)行模式中時(shí)間動態(tài)顯示位選驅(qū)動與時(shí)間設(shè)置中的時(shí)間動態(tài)顯示位選驅(qū)動的二選一*/ begin if(Time_EN==139。b1) begin clk=clk_1kHz。 disp_drive=auto_disp_drive。 end else if(TimeSet_EN==139。b1) begin clk=clk_200Hz。 disp_drive=timeset_disp_drive。 end endalways@(posedge clk) /*實(shí)現(xiàn)時(shí)間的動態(tài)位選*/ begin case(disp_drive) 339。b000:time_disp_select=639。b100000。 339。b001:time_disp_select=639。b010000。 339。b010:time_disp_select=639。b001000。 339。b011:time_disp_select=639。b000100。 339。b100:time_disp_select=639。b000010。 339。b101:time_disp_select=639。b000001。 default:time_disp_select=639。b000000。 endcase endendmodule module stopwatch(clk1,clk2,EN,F_out)。output F_out。input EN。input clk1,clk2。reg F_out。always@(EN,clk1,clk2) begin case(EN) 139。b0:F_out=clk1。 139。b1:F_out=clk2。 default:F_out=139。b0。 endcase endendmodulemodule fdiv(clk,f200Hz,f60Hz,f1Hz)。output f200Hz,f60Hz,f1Hz。input clk。reg f200Hz,f60Hz,f1Hz。integer CNT1=0,CNT2=0,CNT3=0。/*實(shí)現(xiàn)將全局時(shí)鐘分頻得到200Hz時(shí)鐘信號*/always@(posedge clk) begin if(CNT14) begin CNT1=CNT1+1。 f200Hz=139。b0。 end else begin CNT1=0。 f200Hz=139。b1。 end end /*實(shí)現(xiàn)將200Hz時(shí)鐘分頻得到60Hz時(shí)鐘信號*/always@(posedge f200Hz) begin if(CNT22) begin CNT2=CNT2+1。 f60Hz=139。b0。 end else begin CNT2=0。 f60Hz=139。b1。 end end/*實(shí)現(xiàn)將200Hz時(shí)鐘分頻得到1Hz時(shí)鐘信號*/always@(posedge f200Hz) begin if(CNT3199) begin CNT3=CNT3+1。 f1Hz=139。b0。 end else begin CNT3=0。 f1Hz=139。b1。 end endendmodule參考文獻(xiàn)(1) (美)帕爾尼卡、夏宇聞. VERILOG HDL數(shù)字設(shè)計(jì)與綜合,電子工業(yè)出版社，2004.(2) 褚振勇，翁木云. FPGA設(shè)計(jì)與應(yīng)用（第二版），西安電子科技大學(xué)出版社，2006.(3) 侯伯亨，顧新. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)修訂版，西安電子科技大學(xué)出版社，2004.(4) 趙曙光，郭萬有. 可編程邏輯器件原理，西安電子科技大學(xué)出版社，2000.(5) 徐志軍，徐光輝. CPLD/FPGA的開發(fā)與應(yīng)用，電子工業(yè)出版社，2002.(6) 冼進(jìn)，戴仙金，潘懿萱. Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例，中國水利水電出版社，2007.(7) 夏宇聞. Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程，北京航空航天大學(xué)出版社，2003.(8) 黃智偉. FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐,電子工業(yè)出版社，2003.(9) HDL,電子工業(yè)出版社，2002.(10) . Verilog HDL Synthesis: A Practical Prime, Star Galaxy Publishing, 1998.