基于fpga的時鐘提取電路的設計-資料下載頁
2025-06-18 15:43本頁面
【正文】 和CPLD器件提供所有的時鐘脈沖，并向PLD器件提供第一個數(shù)據流。當主EPC2中配置數(shù)據發(fā)送完畢，器件的nCASC腳變?yōu)榈碗娖?，使第一個從屬EPC2的nCS腳變?yōu)榈碗娖?，從而使從屬EPC2向外發(fā)送配置數(shù)據。每一片EPC2中數(shù)據全部輸出且nCASC引腳為低電平時，器件的DATA引腳置為高阻狀態(tài)以避免和其他配置器件發(fā)生競爭。一旦所有的配置數(shù)據傳送完畢，且基于查找表的CPLD器件CONF_DONE腳驅動主EPC2的nCS腳為高電平，主EPC2器件將額外增加16個時鐘周期來初始化CPLD器件。隨后主EPC2器件進入空閑狀態(tài)。當需要另外加入EPC2器件時，可以將欲加入的EPC2的nCASC引腳和級聯(lián)鏈中的從屬EPC2的nCS相連，DCLK、DATA和OE引腳并聯(lián)。 系統(tǒng)能實現(xiàn)的功能在工作期間，輸入信號有一次跳變后，系統(tǒng)出現(xiàn)連“1”連“0”，或信號中斷時，此系統(tǒng)仍然能夠輸出位同步時鐘脈沖，此后，只要輸入信號恢復并產生新的跳變沿，系統(tǒng)仍可以調整此位同步時鐘脈沖輸出而重新同步，此系統(tǒng)中輸入的時鐘信號頻率相對碼元速率越高，同步時鐘的位置就越精確，而當輸入碼元速率改變時，只要改變本系統(tǒng)中的N值系統(tǒng)就可重新正常工作。整個系統(tǒng)工作時，當輸入信號data_in發(fā)生跳變時，跳變沿捕捉將可以捕捉到這次跳變，并產生一個脈沖信號clear，此clear信號可以將可控計數(shù)器的計數(shù)值清零，同時將狀態(tài)寄存器的輸出k置1，并送入可控計數(shù)器中，以使計數(shù)器進行模塊為N2的計數(shù)，待計滿后，便可輸出脈沖信號pulse_out，此信號一方面可作為整個系統(tǒng)輸出的位同步時鐘信號，另一方面，它也被接進了狀態(tài)寄存器，以控制其輸出k在計數(shù)器完成N2的計數(shù)后就變?yōu)?，并在沒有clear脈沖信號時使K保持為0，從而使可控計數(shù)器的模保持為2N，直到輸入信號data_in出現(xiàn)新的跳變沿并產生新的clear脈沖信號，由以上原理可見，在輸入信號為連“1”或連“0”的情況下，只要系統(tǒng)使用的時鐘信號足夠精確，就可以保證在一定時間里輸出滿足要求的位同步時鐘，而在輸入信號發(fā)生跳變時，系統(tǒng)又會捕捉下這個跳變沿并以此為基準輸出位同步時鐘。5 總結與體會本設計方案在Altera的ACEX 1K系列FPGA芯片EPC2上進行了實現(xiàn)，在Quartus II環(huán)境下，用VHDL硬件描述語言和電路圖輸入混合設計的方法，完成了整個時鐘提取電路的設計。實踐證明這種方法可以用很少的FPGA資源實現(xiàn)位同步的目的，并具有很高的穩(wěn)定性和可靠性。實現(xiàn)位同步的方法還有很多，本設計是基于開環(huán)結構，具備了開環(huán)結構位同步提取電路的快速同步特點。如果輸入不出現(xiàn)較大的相位抖動，輸出時鐘的相位可以實時地反映輸入碼元的相位。由于具有判斷輸入碼元脈沖邊沿抖動的功能，因此也具有鎖相環(huán)的自適應性。由以上分析可知，當輸入碼元出現(xiàn)抖動而使得輸出時鐘沒有和碼元對齊之后，下一個碼元跳變沿就會重新對齊。這種自適應性比鎖相環(huán)的自適應反應更迅速。另外，本設計簡單占有硬件資源少，因為可以同時調用多個時鐘提取電路來提取多路同時輸入的不同速度的串行碼流的同步時鐘，為下一步的數(shù)字復接提供了方便。通過此次設計，我從中獲益良多，從一開始的選題到設計的結束，中間有不少坎坷，設計中遇到問題，最主要還是要靠自己用不同方式尋求解決的方法，多動手，多動腦才能真正從設計中獲得知識，獲得樂趣。對于此次的設計，通過認真閱讀參考電路和程序，通過查閱課本、資料，同時利用廣闊的網絡資源更加準確地了解了各個單元模塊及各個元件的功能和作用，為自己成功實現(xiàn)電路功能并得出仿真波形奠定基礎我大都依據現(xiàn)有的模塊進行設計，距離真正實現(xiàn)完全由自我設計是相差甚遠的，今后要不斷補充知識，能夠完成自己的一份設計。另外使用Quartus II軟件時應注意以下兩點：使用Verilog HDL語言移位寄存器時，其文件名()要與模塊名[module RAM (clk,d,q)。]相同，且仿真的波形文件名[]也要相同。在Waveform Editor仿真時，應先在菜單選項的Edit/ Grid Size…中所彈出的對話框中將Grid Size:；并菜單選項的Edit/ End Time…中所彈出的對話框中將 End ，以方便觀察、理解仿真得到的波形。6 謝辭（致謝）在卿朝進老師的指導下，同學的幫助下，我順利完成了此次課程設計，成功實現(xiàn)了其位同步功能，在此表示衷心地感謝。課程設計期間的答疑，老師給了我們精辟的指導，對我們的設計有建設性的指導意義，加快了我們設計的進程，及時改正了設計中的錯誤，是我們能完成設計的根本前提。卿老師對我們國防生也非常理解，時間上我們感到不苛刻，著對于我們能有更多的時間完成設計，保證設計的質量是很有好處的。卿老師的諄諄教誨將使我受益終生，在此課程設計完成之際，謹向卿老師致以最深的謝意和最崇高的敬意！參考文獻[ 1 ] [M ]. 北京:人民郵電出版社 , 1976 .[ 2 ] [M ].南京:東南大學出版社 , 2001 .[ 3 ] 張建軍、 許 林、 FPGA的多模式通信信號解調及自適應位同步技術 [ J ].電訊技術 , 2005, 45 (1) : 120～123 .[ 4 ] 孟憲元、 FPGA的全數(shù)字鎖相環(huán)路的設計 [ J〗 .電子技術應用 , 2001, 27(9) : 58～60 .[ 5 ] ,2002年 [ 6 ] 宋萬杰. ,1999年 [ 7 ] 潘松、黃繼業(yè). ,2002年[ 8 ] HDL(第4版).北京：電子工業(yè)出版社，2012[ 9 ] 潘松，（第3版）.北京：科學出版社，2006[ 10 ] Actel HDL Coding Style Guide
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