fpga基于vhdl微波爐課程設(shè)計(jì)方案-資料下載頁(yè)
2025-05-14 03:38本頁(yè)面
【正文】 CARRY_OUT=39。039。 END IF。 END PROCESS。 Q=TMP。END rtl。計(jì)時(shí)電路的VHDL實(shí)現(xiàn)如下：計(jì)數(shù)器電路模塊設(shè)計(jì)LIBRARY IEEE。USE 。ENTITY counter IS PORT( COOK:IN STD_LOGIC。 LOAD,CLR:IN STD_LOGIC。 CLK:IN STD_LOGIC。 DATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 SEC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 秒個(gè)位 SEC1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 秒十位 MIN0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 分個(gè)位 MIN1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 分十位 DONE:OUT STD_LOGIC 完成 )。END counter。ARCHITECTURE rtl OF counter IS定義十進(jìn)制和六進(jìn)制計(jì)數(shù)器電路模塊COMPONENT t10 IS PORT( CLK:IN STD_LOGIC。 LOAD,CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 輸入 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 輸出 CARRY_OUT:OUT STD_LOGIC 狀態(tài) )。END COMPONENT t10。COMPONENT t6 IS PORT( CLK:IN STD_LOGIC。 LOAD,CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC )。END COMPONENT t6。SIGNAL CLK0:STD_LOGIC。SIGNAL S0:STD_LOGIC。SIGNAL S1:STD_LOGIC。SIGNAL S2:STD_LOGIC。SIGNAL S3:STD_LOGIC。BEGIN 元件例化 CLK0 = NOT CLK。 U1:t10 PORT MAP(CLK0,LOAD,CLR,COOK,DATA(3 DOWNTO 0),SEC0,S0)。 U2:t6 PORT MAP(S0,LOAD,CLR,COOK,DATA(7 DOWNTO 4),SEC1,S1)。 U3:t10 PORT MAP(S1,LOAD,CLR,COOK,DATA(11 DOWNTO 8),MIN0,S2)。 U4:t6 PORT MAP(S2,LOAD,CLR,COOK,DATA(15 DOWNTO 12),MIN1,S3)。 DONE=S0 AND S1 AND S2 AND S3。END rtl。頂層模塊的VHDL實(shí)現(xiàn)如下：LIBRARY IEEE。USE 。ENTITY top IS PORT( KEY: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 輸入4位16進(jìn)制 RESET:IN STD_LOGIC。 復(fù)位鍵 SET_T:IN STD_LOGIC。 設(shè)置時(shí)間 START:IN STD_LOGIC。 開(kāi)始計(jì)時(shí) TEST:IN STD_LOGIC。 測(cè)試模式 CLK :IN STD_LOGIC。 輸入脈沖 COOK:OUT STD_LOGIC。 烹調(diào)狀態(tài) LED2:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)。 LED顯示狀態(tài) SEC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SEC1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 MIN0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 MIN1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。END top。ARCHITECTURE rtl OF top IS定義狀態(tài)控制電路模塊COMPONENT controllor IS PORT( RESET:IN STD_LOGIC。KEY: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。SET_T:IN STD_LOGIC。START:IN STD_LOGIC。TEST:IN STD_LOGIC。CLK :IN STD_LOGIC。DONE:IN STD_LOGIC。COOK:OUT STD_LOGIC。LD_TEST:OUT STD_LOGIC。LD_CLK:OUT STD_LOGIC。DATA:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。LED_SET_T:OUT STD_LOGIC。LD_DONE:OUT STD_LOGIC )。END COMPONENT controllor。定義數(shù)據(jù)裝載電路模塊COMPONENT loader IS PORT( DATAIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 LD_TEST:IN STD_LOGIC。 LD_CLK:IN STD_LOGIC。 LD_DONE:IN STD_LOGIC。 DATAOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 LOAD:OUT STD_LOGIC)。END COMPONENT loader。定義計(jì)時(shí)電路模塊COMPONENT counter IS PORT( COOK:IN STD_LOGIC。 LOAD,CLR:STD_LOGIC。 CLK:IN STD_LOGIC。 DATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 SEC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SEC1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 MIN0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 MIN1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 DONE:OUT STD_LOGIC )。END COMPONENT counter。SIGNAL COOK_TMP:STD_LOGIC。SIGNAL TEST_TMP:STD_LOGIC。SIGNAL CLK_TMP:STD_LOGIC。SIGNAL DONE_TMP:STD_LOGIC。SIGNAL LOAD_TMP:STD_LOGIC。SIGNAL DONE:STD_LOGIC。SIGNAL DATA_TMP,DATA_TMP1:STD_LOGIC_VECTOR(15 DOWNTO 0)。BEGIN COOK=COOK_TMP。 LED2(0)=COOK_TMP。電路模塊例化 U1:controllor PORT MAP(RESET,KEY,SET_T,START,TEST,CLK,DONE,COOK_TMP,TEST_TMP,CLK_TMP,DATA_TMP1,LED2(1),DONE_TMP)。 U2:loader PORT MAP(DATA_TMP1,TEST_TMP,CLK_TMP,DONE_TMP,DATA_TMP,LOAD_TMP)。 U3:counter PORT MAP(COOK_TMP,LOAD_TMP,RESET,CLK,DATA_TMP,SEC0,SEC1,MIN0,MIN1,DONE)。 END rtl。31
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