可編程硬件講義ppt課件-資料下載頁
2025-05-06 18:09本頁面
【正文】 工作室 43 FPGA與 CPLD的區(qū)別 ? FPGA為非連續(xù)式布線， CPLD為連續(xù)式布線。FPGA器件在每次編程時實現(xiàn)的邏輯功能一樣，但 走的路線不同 ，因此 延時不易控制 ，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣， CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。 連續(xù)式互連結(jié)構(gòu) 消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。 CPLD的延時較小。 2022/6/3 湖北眾友科技 EDA工作室 44 PLD器件的命名與選型 ? EPM7 128 S L C 84－ 10 ? EPM7：產(chǎn)品系列為 EPM7000系列 ? 128：有 128個邏輯宏單元 ? S：電壓為 5V， AE為 ， B為 ? L：封裝為 PLCC， Q代表 PQFP等 ? C：商業(yè)級（ Commercial） 0～ 70度， I：工業(yè)級（ Industry），－ 40～ 85度 M：軍品級（ Military），－ 55～ 125度 ? 84：管腳數(shù)目 ? 10：速度級別 2022/6/3 湖北眾友科技 EDA工作室 45 管腳的定義 ? 特殊功能的管腳 ? 電源腳 VCC和 GND， VCC一般分為 VCCINT和 VCCIO兩種 ? JTAG管腳：實現(xiàn)在線編程和邊界掃描 ? 配置管腳（ FPGA）：用于由 EEPROM配置芯片 ? 信號管腳 ? 專用輸入管腳：全局時鐘、復(fù)位、置位 ? 可隨意配置其功能為：輸入、輸出、雙向、三態(tài) 2022/6/3 湖北眾友科技 EDA工作室 46 PLD的設(shè)計步驟 設(shè)計輸入設(shè)計處理下載編程功能仿真時序仿真在線測試2022/6/3 湖北眾友科技 EDA工作室 47 設(shè)計輸入 ? 原理圖輸入 ? 使用元件符號和連線等描述 ? 比較直觀，但設(shè)計大規(guī)模的數(shù)字系統(tǒng)時則顯得繁瑣 ? HDL語言輸入 ? 邏輯描述功能強 ? 成為國際標準，便于移植 ? 原理圖與 HDL的聯(lián)系與高級語言與匯編語言類似 2022/6/3 湖北眾友科技 EDA工作室 48 設(shè)計處理 ? 綜合和優(yōu)化 ? 優(yōu)化：將邏輯化簡，去除冗余項，減少設(shè)計所耗用的資源 ? 綜合：將模塊化層次化設(shè)計的多個文件合并為一個網(wǎng)表，使設(shè)計層次平面化 ? 映射 ? 把設(shè)計分為多個適合特定器件內(nèi)部邏輯資源實現(xiàn)的邏輯小塊的形式 ? 布局與布線 ? 將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接 ? 生成編程文件 ? 生成可供器件編程使用的數(shù)據(jù)文件 2022/6/3 湖北眾友科技 EDA工作室 49 模擬仿真 ? 功能仿真 ? 不考慮信號傳輸和器件的延時 ? 時序仿真 ? 不同器件的內(nèi)部延時不一樣，不同的布局、布線延時也會有比較大的不同 ? 在線驗證 ? 利用實現(xiàn)手段測試器件最終功能和性能指標 2022/6/3 湖北眾友科技 EDA工作室 50 在系統(tǒng)編程技術(shù) ISP－－ In System Program ? 對 PLD的邏輯功能可隨時進行修改。由Lattice公司率先發(fā)明 ? 優(yōu)點： ? 方便硬件的調(diào)試 ? 方便硬件版本的升級，類似于軟件升級 2022/6/3 湖北眾友科技 EDA工作室 51 在系統(tǒng)編程技術(shù) ISP－－ In System Program 2022/6/3 湖北眾友科技 EDA工作室 52 邊界掃描測試技術(shù) BST－－ Boundary Scan Test ? 據(jù) JTAG，用于解決大規(guī)模集成電路的測試問題。 ? 現(xiàn)在新開發(fā)的可編程器件都支持邊界掃描技術(shù)，并將其作為 ISP接口。 ? 在 DSP開發(fā)和嵌入式處理器的開發(fā)中應(yīng)用得非常廣泛。
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