現(xiàn)場可編程門陣列fpga器-資料下載頁
2025-04-30 01:35本頁面
【正文】 nnnnnnn][][][][321032101321021012101011010 當 M=1時 ， 為 減法 計數(shù) ， 狀態(tài)轉(zhuǎn)移方程為 ??????????????????CPQCPQCPCPQnnnnnnnnnnnnnnnnnnnnnn][][][][321032101321021012101011010圖 8411 例 811邏輯圖 組合函數(shù) 發(fā)生器 C1 1D Q C1 1D Q CLB Q0 Q1 組合函數(shù) 發(fā)生器 C1 1D Q C1 1D Q CLB Q2 Q3 Q0 Q1 M Q0 Q1 M Q2 Q3 時鐘 CP 4位二進制 加 /減 計數(shù)器 (a) Q0 Q2 Q1 Q3 CP M (b) 一個 CLB中含有兩個 D觸發(fā)器 ， 并且可以實現(xiàn)兩個獨立的 4變量或 5變量組合邏輯函數(shù) 。 因此 ， 用兩個 CLB可以實現(xiàn)一個 4位二進制同步加 /減計數(shù)器 。 FPGA器件的性能特點： (1) 采用 SRAM編程技術 ， 具有高密度 、 高速度 、 高可靠性和低功耗的特性 。 (2) 提供豐富的 I/O端數(shù)和觸發(fā)器 ， 集成度遠遠高于 PAL和GAL器件 。 (3) FPGA器件結(jié)構(gòu)靈活 ， 內(nèi)部的 CLB、 IOB和 ICR均可以編程 ， 可以實現(xiàn)多個變量的任意邏輯 。 (4) 某些器件提供片內(nèi)高速 RAM， 可用于 FIFO等設計 。 (5) 使用 FPGA器件時需要進行數(shù)據(jù)配置 ， 斷電后 ， 配置數(shù)據(jù)自動丟失 。 (6) 內(nèi)部時延與器件結(jié)構(gòu)和邏輯連接有關 ， 傳輸時延不可預測 。 C1 EC Q 1D RD 時鐘 CP 1 圖 842 XC4000系列 CLB基本結(jié)構(gòu) G1～ G4 邏輯 函數(shù) G39。 G1 G2 G3 G4 G F1～ F4 邏輯 函數(shù) F39。 F1 F2 F3 F4 F F39。,G39。,H1 邏輯 函數(shù) H39。 H F39。 G39。 H39。 DIN F39。 G39。 H39。 DIN G39。 H39。 ● H39。 F39。 RD R/S控制 C1 EC Q 1D RD 1 RD R/S控制 YQ XQ X Y H1 DIN S/R EC C1 C2 C3 C4 返回
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