【正文】 DB 8EH,0CEH,02H 。 F P DB 00H,0CFH,6EH 。 NL, P. , H DB 1CH 。 LIF 1=3 DB 08FH,7DH,61H 。 17 。 13HF. ,16HU. ,17HI. ,18HS. DB 0B7H,6EH,09DH 。 1A 。 19HH ,1AHC. ,1BHO(DIGREE) DB 0C6H,7BH,02H。 1D 。 1CHd. ,1DH (MINUSE SIGN) DB 0CFH,0EFH,01DH 。 20 。 1EHP. ,1FHA. ,20HL. DB 0FDH, 7CH,1CH,0FFH 。 21HO. ,22HU ,23HL,24H DB 80H,40H,20H,10H,08H,04H,02H,01H 。25,26,27,28,29,2A,2B,2CH DB 0EDH 。 2DH DB 0BCH,3AH 。 2EHG 。 2FHSMALL O ENDIF 鍵盤(pán)子程序KKEYII: LCALL KKS1 。 KEY SCANNING PROG JNZ KLK1 。 有按鍵, 轉(zhuǎn)跳 KLK1KNN1: LCALL DELAY LCALL DELAY SETB RETKKEYI: LCALL KKS1 。 KEY SCANNING PROG JNZ KLK1 。 有按鍵, 轉(zhuǎn)跳KLK1KN1: LCALL DELAY LCALL DELAY LJMP KKEYI 。 無(wú)按鍵, 轉(zhuǎn)跳KKEYI繼續(xù)掃描KLK1: LCALL DELAY LCALL DELAY LCALL KKS1 JNZ KLK2 。 確實(shí)有按鍵,轉(zhuǎn)跳至 KLK2 LCALL DELAY LJMP KKEYIKLK2: NOP 。 THERE IS KEYI JB , NOK1 MOV A, 00H LJMP GOHMNOK1: NOP JB , NOK2 MOV A, 01H LJMP GOHMNOK2: NOP JB , NOK3 MOV A, 02H LJMP GOHMNOK3: NOP JB , NOK4 MOV A, 03H LJMP GOHMNOK4: NOP JB , NOK5 MOV A, 04H LJMP GOHMNOK5: NOP JB , NOK6 MOV A, 05H LJMP GOHMNOK6: NOP JB , NOK7 MOV A, 06H LJMP GOHMNOK7: NOP JB , KLK1 MOV A, 07HGOHM: PUSH ACCKLK3: LCALL DELAY LCALL KKS1 JNZ KLK3 LCALL DELAY LCALL KKS1 JNZ KLK3 POP ACC CLR RETKKS1: MOV P1, 0FFH 。 IS THERE ANY NOP MOV A, P1 CPL A RET 。 IF THERE IS KEYING THEN A =/= 0 DELAY: MOV R1, 09H WWW: MOV R0, 0FFH NMN: DJNZ R0, NMN DJNZ R1, WWW RETT1S: MOV INT_R1, 0FFHTSM3: MOV INT_R0, 0FFHTSM4: DJNZ INT_R0, TSM4 DJNZ INT_R1, TSM3 RETADDMB: MOV R2, 02H 。 NO SIGN N BYTES ADDS N BYTES MOV R0, 4FH 。 (......4FH)+(......5FH)=(......4FH) MOV R1, 5FHADDMBB: CLR CADDL: MOV A, @R0 ADDC A, @R1 MOV @R0, A DEC R0 DEC R1 DJNZ R2, ADDL RET END 系統(tǒng)仿真/硬件驗(yàn)證 系統(tǒng)的調(diào)試方法 本系統(tǒng)既含有FPGA自編程硬件設(shè)計(jì)電路，又含有單片機(jī)控制電路的設(shè)計(jì)，整個(gè)系統(tǒng)比較復(fù)雜，因此我們采用自底向上的調(diào)試方法，也就是先進(jìn)行各個(gè)單元電路的軟件仿真和硬件調(diào)試，在各個(gè)單元電路調(diào)試好后再進(jìn)行系統(tǒng)聯(lián)調(diào)，最后進(jìn)行硬件的編程固化及系統(tǒng)的組裝。 系統(tǒng)調(diào)試的軟/硬件 (1) 設(shè)計(jì)開(kāi)發(fā)軟件：MAX+plus Ⅱ ，偉福6000(WAVE 6000 for windows)。 (2) 主要設(shè)備：PIV 計(jì)算機(jī)，偉福E6000L單片機(jī)仿真器及POD—8X5XP仿真頭，GW48CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，單片機(jī)最小系統(tǒng)，煒煌WH500B程序編寫(xiě)加密器。 系統(tǒng)的有關(guān)仿真 ～，請(qǐng)讀者結(jié)合有關(guān)程序進(jìn)行仿真結(jié)果的分析。經(jīng)分析這些有關(guān)仿真結(jié)果，可知對(duì)應(yīng)模塊的VHDL程序設(shè)計(jì)是正確的。 系統(tǒng)的硬件驗(yàn)證 1．單元電路的調(diào)試 FPGA/CPLD測(cè)控電路的調(diào)試：使用MAX+plus Ⅱ 、計(jì)算機(jī)、GW48CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)等軟件和設(shè)備，對(duì)FPGA/CPLD測(cè)控電路進(jìn)行VHDL程序的調(diào)試、有關(guān)仿真以及編程下載、硬件測(cè)試等。 單片機(jī)鍵盤(pán)和顯示控制程序的調(diào)試：使用偉福6000(WAVE 6000 for windows)、計(jì)算機(jī)、偉福E6000L單片機(jī)仿真器及POD—8X5XP仿真頭等軟件和設(shè)備，對(duì)單片機(jī)鍵盤(pán)和顯示控制程序進(jìn)行調(diào)試。 2．系統(tǒng)的聯(lián)合調(diào)試 在各個(gè)單元電路調(diào)試好后即可進(jìn)行系統(tǒng)聯(lián)調(diào)。 3．系統(tǒng)的硬件驗(yàn)證 系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過(guò)編程器固化到單片機(jī)中，并插入到EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)中的單片機(jī)插座上，將VHDL設(shè)計(jì)經(jīng)過(guò)綜合適配后的網(wǎng)表對(duì)CPLD/FPGA進(jìn)行編程下載，輸入相關(guān)的信號(hào)，并進(jìn)行有關(guān)性能指標(biāo)的測(cè)試，直到滿(mǎn)足系統(tǒng)的設(shè)計(jì)要求為止。 本設(shè)計(jì)的顯示系統(tǒng)共設(shè)置了7個(gè)數(shù)碼管，其中6個(gè)作為常規(guī)顯示，另一個(gè)是狀態(tài)顯示，顯示情形如下： (1) 當(dāng)狀態(tài)顯示為A時(shí)，是當(dāng)前時(shí)間顯示，顯示方式為“”； (2) 當(dāng)狀態(tài)顯示為D時(shí)，是里程單價(jià)顯示，顯示方式為“”，單位為元/km； (3) 當(dāng)狀態(tài)顯示為L(zhǎng)時(shí)，是全程里程顯示，顯示方式為“”，單位為km； (4) 當(dāng)狀態(tài)顯示為F時(shí)，是用車(chē)費(fèi)用顯示，顯示方式為“”，單位為元； (5) 當(dāng)狀態(tài)顯示為H時(shí)，是等候時(shí)間顯示，顯示方式為“”，即分和秒。 設(shè)計(jì)技巧分析 (1) 本出租車(chē)計(jì)費(fèi)系統(tǒng)，在總體設(shè)計(jì)方面，結(jié)合了單片機(jī)和FPGA各自的特長(zhǎng)。測(cè)控FPGA芯片就是通過(guò)采集傳感器脈沖信號(hào)WCLK進(jìn)行里程計(jì)算、里程計(jì)費(fèi)，利用外部脈沖信號(hào)SCLK產(chǎn)生標(biāo)準(zhǔn)時(shí)鐘信號(hào)計(jì)算等待時(shí)間、等待費(fèi)用，并產(chǎn)生里程標(biāo)志(LCBZ)、等待標(biāo)志(DDBZ)、熄燈標(biāo)志(XDBZ)等有關(guān)控制標(biāo)志信號(hào)，同時(shí)根據(jù)單片機(jī)發(fā)出的開(kāi)始信號(hào)(START)、時(shí)段標(biāo)志(SDBZ)、傳輸數(shù)據(jù)選擇(SEL)等控制信號(hào)將有關(guān)計(jì)算結(jié)果傳送給單片機(jī)。 (2) 在測(cè)控FPGA芯片的VHDL程序設(shè)計(jì)中：① 采用自頂向下的設(shè)計(jì)方法將整個(gè)系統(tǒng)分為分頻器模塊FPQ、等待判別模塊DDPB、里程計(jì)算模塊LCJS、里程計(jì)費(fèi)模塊LCJF、等待計(jì)時(shí)模塊DDJS、等待計(jì)費(fèi)模塊DDJF、輸出數(shù)據(jù)選擇模塊SCXZ等7個(gè)模塊，使每個(gè)模塊的設(shè)計(jì)功能相對(duì)單一，降低了設(shè)計(jì)難度，也便于程序調(diào)試。 ② 在數(shù)據(jù)的計(jì)算和處理中，注意了一些數(shù)據(jù)關(guān)系的轉(zhuǎn)換、換算和放大，數(shù)據(jù)關(guān)系的轉(zhuǎn)換、換算是為了便于控制程序的設(shè)計(jì)，而數(shù)據(jù)的放大則避免了浮點(diǎn)數(shù)的運(yùn)算，數(shù)據(jù)放大后的還原是通過(guò)顯示數(shù)據(jù)時(shí)在對(duì)應(yīng)的數(shù)碼管處顯示小數(shù)點(diǎn)來(lái)處理。③ 系統(tǒng)中很多模塊的VHDL程序設(shè)計(jì)中，均涉及多個(gè)控制信號(hào)，多個(gè)控制信號(hào)的作用是通過(guò)嵌套的條件語(yǔ)句完成的，這些條件信號(hào)的作用時(shí)機(jī)(是先作用還是后作用)和作用方式(是高、低電平還是上升沿、下降沿)非常有技巧，特別值得揣摩與注意。 (3) 在CPLD/FPGA和單片機(jī)的數(shù)據(jù)處理中，設(shè)置了許多標(biāo)志信號(hào)(包括初始設(shè)置和中間運(yùn)算處理產(chǎn)生)，這給數(shù)據(jù)的處理帶來(lái)了非常大的方便，同時(shí)當(dāng)按鍵時(shí)分別處理各按鍵的或各工作狀態(tài)的標(biāo)志位，在顯示時(shí)可根據(jù)標(biāo)志位進(jìn)行參數(shù)的分別處理。這種方法相當(dāng)靈活且有技巧，效率也高。 (4) 在顯示方面，首先采用串行顯示和分屏顯示，簡(jiǎn)化了顯示數(shù)碼管的數(shù)量和驅(qū)動(dòng)電路的設(shè)計(jì)。其次是通過(guò)顯示模式的切換，滿(mǎn)足了系統(tǒng)工作在不同狀態(tài)時(shí)數(shù)碼管的顯示方式不一樣的要求。 系統(tǒng)擴(kuò)展思路 (1) 設(shè)計(jì)并制作系統(tǒng)工作的外圍電路：系統(tǒng)用方波信號(hào)源、直流工作電源。 (2) 系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過(guò)編程器固化到單片機(jī)中，將VHDL設(shè)計(jì)經(jīng)過(guò)綜合適配后的網(wǎng)表對(duì)CPLD/FPGA進(jìn)行編程下載，將整個(gè)系統(tǒng)的外圍電路設(shè)計(jì)制成印刷電路板。 (3) 擴(kuò)展出租車(chē)計(jì)費(fèi)器的功能：① 能夠顯示汽車(chē)行駛速度(比如以圖形顯示km/h)。 ② 加接微型打印機(jī)接口，能自動(dòng)打印收據(jù)發(fā)票。61