【正文】 ellEP CPU作為DDR4 Controller, 采用3DPC(DIMM Per Channel)的設計，如下圖29所示。DDR4運行速率為1600Mb/s。圖29 DDR4設計拓撲 問題描述主板做好后，需要對DDR4信號進行測試驗證，但是對于內(nèi)存條類的DDR4，測試點非常難找，測試結果也很不準確，所有選擇只測試Memory Margin。在用Intel提供的Margin測試工具RMT進行測試的時候，測試了各種不同廠商的內(nèi)存條，分別有Hynix 8G, Hynix 16G, Samsung 8G, Samsung 16G, Samsung 32G, Micron 8G, Micron 16G, 其中只有Micron 8G 結果顯示RxVLow, RxVhigh的值小于14(Spec為大于等于14)，其他內(nèi)存條測試結果均滿足Spec要求。表6 RMT測試結果 Memory Margin Test上面說了RMT測試Fail,但是RMT測試是什么呢？下面對Memory的一般測試做大概介紹。眾所周知，實際PCB做好后,我們需要對其進行測試以驗證信號完整性。 通常是采用示波器測試對DDR信號線在讀寫時的信號質(zhì)量，但是這種測試存在很大的局限性，比如DDR信號到達每一個Component端的測點無法被點測到，測試點往往距離芯片pad還有一段距離，需要一些額外的測試設備，這樣勢必會影響準確性，另外，DDR信號讀寫分離一直都比較難處理，即使使用儀器廠商提供的專業(yè)測試軟件，也往往看不到非常準確的波形，還有測試點只位于芯片外部, Memory Controller內(nèi)部對信號Timing的調(diào)整無法被測到，所以在采用示波器測試波形之外, 還非常有必要進行Memory Margin測試。圖30 DDR4測試設備圖31 DDR4測試眼圖簡單的Memory Margin的測試方法是, 在Controller和DRAM都使用外部VREF供電的條件下, 調(diào)節(jié)VREF的電壓幅度, 同時運行Memory Stress Test軟件(如: Golden Memory, MSTRESS 等等), 直到出現(xiàn)測試Fail的VREF值同默認VREF值間的差值, 記為VREF Margin。調(diào)節(jié)VREF并不會影響信號傳輸?shù)牟ㄐ? 因為VREF只是芯片接收端(Controller或DRAM)判斷輸入為0或1的判斷依據(jù)。然而在DDR4時代，Vrefdq已經(jīng)集成到芯片內(nèi)部，我們無法對其進行調(diào)節(jié)。這個時候一些專門的測試軟件就比較方便，比如Intel就提供了RMT和EVTS做為DDR Margin測試。圖32 Margin測試原理RMT(DDR Rank Margin Tool)，其原理是修改設置, 讓BIOS在開機時自動運行Training程序, 同時通過Debug Port輸出Training的結果, 然后分析輸出的打印信息, 從而得到Memory Margin。所得到的結果不僅僅包含VREF Margin, 還包含Write/Read Timing Margin, ADD/CMD Timing Margin…而EVTS是對RMT的一個補充，可以進行perbit margin測試，如果Margin不佳，左右或上下不對稱的時候，可以用EVTS 2D Margin來了解成因是否為眼圖形狀所致。 問題分析 Micron 8G 本體分析因為其他內(nèi)存條RMT測試都是PASS的，唯有Micron 8G的測試是Fail，第一點想到的就是DIMM本身問題，聯(lián)系Micron FAE后，Micron懷疑是測試的內(nèi)存條生產(chǎn)日期太老，版本變更會影響測試結果，然而拿到最新的樣品后，測試結果仍然沒有任何改善。同時，用這些樣品在Intel CRB(Custom reference board)上進行測試，卻是可以PASS的。由此可以判斷，Micron 8G本身并不是Margin Fail的唯一因素，只能試圖增加主板PCB Margin來改善RMT結果 通過Simulation來分析問題從問題的描述來看，主板+大部分內(nèi)存條測試PASS, 有問題的內(nèi)存條+其他主板測試PASS, 看起來是遇到了最讓人頭疼的Worst Case+Worse Case的情況，這種情況下，單純的從設計本身來看，各項設計指標都可以滿足相關文檔或者Design Guide，只能從細節(jié)入手，從一些細微的調(diào)整和優(yōu)化來提高彼此的Margin, 就這個Case來說，Micron 8G的Module已經(jīng)量產(chǎn)，在沒有足夠的證據(jù)之前，沒有辦法要求廠商來做任何修改，而主板正在設計階段，看來只能想辦法來優(yōu)化提高主板Layout從而提高Margin了。然而對于DDR來說，如上面所描述，各項設計指標都滿足相關設計規(guī)則，僅僅通過經(jīng)驗猜測，改版，測試的方式來做，無疑毫無效率性和針對性而言，而通過仿真的方法，來做各種各樣不同Case的仿真，找到對于提高Margin比較明顯的改善點，然后修改Layout，就比較有針對性，也避免了多次改版所帶來時間和費用上的浪費?；氐皆O計本身，本設計采用一個通道三根內(nèi)存的設計(一個Controller加三個DIMM)，如圖33所示，仔細分析測試結果，Marign最差的均為DIMM2（距離CPU最近的一個）,做一個簡單的理論分析，不管從CPU寫數(shù)據(jù)到DIMM2或者從DIMM2讀數(shù)據(jù)到CPU，無論DIMM1和DIMM0處于何種狀態(tài)，L2和L3始終存在，對于DIMM2來說，相當于有一段Stub存在，而Stub會引起信號反射，從而導致Margin減小，哇，找到Root cause了哎，原來問題這么簡單，快快改版做下一批PCB吧，可是，萬一下一批還是不行怎么辦？冷靜一下，還是先做仿真驗證一下吧。圖33 PCB Layout冷靜一下，再仔細分析，對比主板和Intel CRB的PCB設計，果然在這邊存在差異，CRB板子L2和L3長度大概為398 mil, 而我們的主板L2和L3長度大概為462 mil, 確實有差異，既然這邊的長度有差異，從前面我們的分析來看，仿真結果也肯定會有差異，我們來仿真看看，如前面所說，Intel SISTAI只能提供仿真數(shù)據(jù)，而無法顯示波形，仿真結果整理如下圖。表7 Write仿真結果表8 Read 仿真結果從仿真結果可以看出來兩點，第一，仿真數(shù)據(jù)最差的也是DIMM2，和實際測試結果吻合；第二，我們的主板仿真結果比Intel CRB的結果要差，和我們之前分析和猜測吻合。那么，縮小L2,L3的長度以后，仿真結果是不是會改善呢？由于PCB和Connector本身差異，我們的主板L2和L3最短只能縮小到410 mil左右，那么，PCB改善后的結果如何呢？仿真數(shù)據(jù)如下表?？梢钥闯鰜?，無論Write和Read， D2的結果都有了改善，可是為什么還是和Intel CRB差異很大呢？表9 仿真結果對比再來對比Layout，Trace走線已經(jīng)找不出差異，之前沒有關注過的疊層(Stackup)成為最大的差異點，CRB為8層板，而我們的主板為18層板，而且我們的主板DDR走線靠近TOP層，這么大的疊層差異直接導致了PTH Via孔所造成的Stub長度不同，同樣，DIMM插槽的針腳長度差異也會造成Stub影響， mm, mm, 沒有找到相對應的DIMM插槽模型，只能采用刪減或增加PCB疊層厚度來簡單模擬DIMM插槽針腳長度，減小主板DIMM插槽針腳長度(采用Stackup變更來簡單模擬) mm，仿真結果如下，已經(jīng)非常接近CRB的結果了。這個仿真雖然不是非常準確，但是也是可以看出來Stub對信號質(zhì)量的影響。表10 最終仿真結果對比按照分析結果，縮短L2,L3的長度，改為陣腳比較短的DIMM插槽（因為設計已經(jīng)基本定型，只能進行小的改動，沒有辦法把DDR走線移動到靠近Bottom層的Layer），重新改版后，之前測試Fail的Margin提高了2~3 Step, 終于可以PASS了。至此，對于此Case的分析和仿真基本結束，DIMM to DIMM之間的長度以及DIMM插槽針腳長度（以及PTH VIA Stub）所造成的Stub對于提高信號Margin有一定的貢獻，所以在針對3DPC(DIMM per Channel)的設計，在設計初期，就應該盡可能減小DIMM TO DIMM的長度，對于板厚比較大的Case，盡可能把DDR走線靠近Bottom面，以減小Stub對信號質(zhì)量的影響。4小結DDR的設計，仿真，測試，一直以來都是大部分設計者比較關心的地方，也是讓大部分工程師比較頭疼的問題，首先從理論理解來說，DDR包含了很多技術難點，比如接口電路，比如Timing, Driver Strength, ODT等等概念都需要理解。其次從Layout角度來看，DDR不像串行總線一樣，只有幾對差分線，問題很容易定位，而DDR一旦出現(xiàn)問題，如果定位問題，成為眾多設計者感到棘手的問題，需要做大量的測試和實驗。最后，從仿真角度來說，DDR的仿真也比串行總線的仿真復雜很多，需要考慮PCB，連接器，內(nèi)存條，還要考慮各種參數(shù)的設置等等。本文針對DDR設計中普遍存在的一些困惑，先是對DDR4的新技術和關鍵技術做了大概描述，然后介紹了DDR4目前的仿真方法，以及Intel對于DDR4的仿真Solution。最后通過一個Memory Margin的實際案例，介紹分析和解決問題的思