【正文】 ellEP CPU作為DDR4 Controller, 采用3DPC(DIMM Per Channel)的設(shè)計(jì)，如下圖29所示。DDR4運(yùn)行速率為1600Mb/s。圖29 DDR4設(shè)計(jì)拓?fù)?問題描述主板做好后，需要對(duì)DDR4信號(hào)進(jìn)行測(cè)試驗(yàn)證，但是對(duì)于內(nèi)存條類的DDR4，測(cè)試點(diǎn)非常難找，測(cè)試結(jié)果也很不準(zhǔn)確，所有選擇只測(cè)試Memory Margin。在用Intel提供的Margin測(cè)試工具RMT進(jìn)行測(cè)試的時(shí)候，測(cè)試了各種不同廠商的內(nèi)存條，分別有Hynix 8G, Hynix 16G, Samsung 8G, Samsung 16G, Samsung 32G, Micron 8G, Micron 16G, 其中只有Micron 8G 結(jié)果顯示RxVLow, RxVhigh的值小于14(Spec為大于等于14)，其他內(nèi)存條測(cè)試結(jié)果均滿足Spec要求。表6 RMT測(cè)試結(jié)果 Memory Margin Test上面說了RMT測(cè)試Fail,但是RMT測(cè)試是什么呢？下面對(duì)Memory的一般測(cè)試做大概介紹。眾所周知，實(shí)際PCB做好后,我們需要對(duì)其進(jìn)行測(cè)試以驗(yàn)證信號(hào)完整性。 通常是采用示波器測(cè)試對(duì)DDR信號(hào)線在讀寫時(shí)的信號(hào)質(zhì)量，但是這種測(cè)試存在很大的局限性，比如DDR信號(hào)到達(dá)每一個(gè)Component端的測(cè)點(diǎn)無法被點(diǎn)測(cè)到，測(cè)試點(diǎn)往往距離芯片pad還有一段距離，需要一些額外的測(cè)試設(shè)備，這樣勢(shì)必會(huì)影響準(zhǔn)確性，另外，DDR信號(hào)讀寫分離一直都比較難處理，即使使用儀器廠商提供的專業(yè)測(cè)試軟件，也往往看不到非常準(zhǔn)確的波形，還有測(cè)試點(diǎn)只位于芯片外部, Memory Controller內(nèi)部對(duì)信號(hào)Timing的調(diào)整無法被測(cè)到，所以在采用示波器測(cè)試波形之外, 還非常有必要進(jìn)行Memory Margin測(cè)試。圖30 DDR4測(cè)試設(shè)備圖31 DDR4測(cè)試眼圖簡(jiǎn)單的Memory Margin的測(cè)試方法是, 在Controller和DRAM都使用外部VREF供電的條件下, 調(diào)節(jié)VREF的電壓幅度, 同時(shí)運(yùn)行Memory Stress Test軟件(如: Golden Memory, MSTRESS 等等), 直到出現(xiàn)測(cè)試Fail的VREF值同默認(rèn)VREF值間的差值, 記為VREF Margin。調(diào)節(jié)VREF并不會(huì)影響信號(hào)傳輸?shù)牟ㄐ? 因?yàn)閂REF只是芯片接收端(Controller或DRAM)判斷輸入為0或1的判斷依據(jù)。然而在DDR4時(shí)代，Vrefdq已經(jīng)集成到芯片內(nèi)部，我們無法對(duì)其進(jìn)行調(diào)節(jié)。這個(gè)時(shí)候一些專門的測(cè)試軟件就比較方便，比如Intel就提供了RMT和EVTS做為DDR Margin測(cè)試。圖32 Margin測(cè)試原理RMT(DDR Rank Margin Tool)，其原理是修改設(shè)置, 讓BIOS在開機(jī)時(shí)自動(dòng)運(yùn)行Training程序, 同時(shí)通過Debug Port輸出Training的結(jié)果, 然后分析輸出的打印信息, 從而得到Memory Margin。所得到的結(jié)果不僅僅包含VREF Margin, 還包含Write/Read Timing Margin, ADD/CMD Timing Margin…而EVTS是對(duì)RMT的一個(gè)補(bǔ)充，可以進(jìn)行perbit margin測(cè)試，如果Margin不佳，左右或上下不對(duì)稱的時(shí)候，可以用EVTS 2D Margin來了解成因是否為眼圖形狀所致。 問題分析 Micron 8G 本體分析因?yàn)槠渌麅?nèi)存條RMT測(cè)試都是PASS的，唯有Micron 8G的測(cè)試是Fail，第一點(diǎn)想到的就是DIMM本身問題，聯(lián)系Micron FAE后，Micron懷疑是測(cè)試的內(nèi)存條生產(chǎn)日期太老，版本變更會(huì)影響測(cè)試結(jié)果，然而拿到最新的樣品后，測(cè)試結(jié)果仍然沒有任何改善。同時(shí)，用這些樣品在Intel CRB(Custom reference board)上進(jìn)行測(cè)試，卻是可以PASS的。由此可以判斷，Micron 8G本身并不是Margin Fail的唯一因素，只能試圖增加主板PCB Margin來改善RMT結(jié)果 通過Simulation來分析問題從問題的描述來看，主板+大部分內(nèi)存條測(cè)試PASS, 有問題的內(nèi)存條+其他主板測(cè)試PASS, 看起來是遇到了最讓人頭疼的Worst Case+Worse Case的情況，這種情況下，單純的從設(shè)計(jì)本身來看，各項(xiàng)設(shè)計(jì)指標(biāo)都可以滿足相關(guān)文檔或者Design Guide，只能從細(xì)節(jié)入手，從一些細(xì)微的調(diào)整和優(yōu)化來提高彼此的Margin, 就這個(gè)Case來說，Micron 8G的Module已經(jīng)量產(chǎn)，在沒有足夠的證據(jù)之前，沒有辦法要求廠商來做任何修改，而主板正在設(shè)計(jì)階段，看來只能想辦法來優(yōu)化提高主板Layout從而提高M(jìn)argin了。然而對(duì)于DDR來說，如上面所描述，各項(xiàng)設(shè)計(jì)指標(biāo)都滿足相關(guān)設(shè)計(jì)規(guī)則，僅僅通過經(jīng)驗(yàn)猜測(cè)，改版，測(cè)試的方式來做，無疑毫無效率性和針對(duì)性而言，而通過仿真的方法，來做各種各樣不同Case的仿真，找到對(duì)于提高M(jìn)argin比較明顯的改善點(diǎn)，然后修改Layout，就比較有針對(duì)性，也避免了多次改版所帶來時(shí)間和費(fèi)用上的浪費(fèi)?；氐皆O(shè)計(jì)本身，本設(shè)計(jì)采用一個(gè)通道三根內(nèi)存的設(shè)計(jì)(一個(gè)Controller加三個(gè)DIMM)，如圖33所示，仔細(xì)分析測(cè)試結(jié)果，Marign最差的均為DIMM2（距離CPU最近的一個(gè)）,做一個(gè)簡(jiǎn)單的理論分析，不管從CPU寫數(shù)據(jù)到DIMM2或者從DIMM2讀數(shù)據(jù)到CPU，無論DIMM1和DIMM0處于何種狀態(tài)，L2和L3始終存在，對(duì)于DIMM2來說，相當(dāng)于有一段Stub存在，而Stub會(huì)引起信號(hào)反射，從而導(dǎo)致Margin減小，哇，找到Root cause了哎，原來問題這么簡(jiǎn)單，快快改版做下一批PCB吧，可是，萬一下一批還是不行怎么辦？冷靜一下，還是先做仿真驗(yàn)證一下吧。圖33 PCB Layout冷靜一下，再仔細(xì)分析，對(duì)比主板和Intel CRB的PCB設(shè)計(jì)，果然在這邊存在差異，CRB板子L2和L3長(zhǎng)度大概為398 mil, 而我們的主板L2和L3長(zhǎng)度大概為462 mil, 確實(shí)有差異，既然這邊的長(zhǎng)度有差異，從前面我們的分析來看，仿真結(jié)果也肯定會(huì)有差異，我們來仿真看看，如前面所說，Intel SISTAI只能提供仿真數(shù)據(jù)，而無法顯示波形，仿真結(jié)果整理如下圖。表7 Write仿真結(jié)果表8 Read 仿真結(jié)果從仿真結(jié)果可以看出來兩點(diǎn)，第一，仿真數(shù)據(jù)最差的也是DIMM2，和實(shí)際測(cè)試結(jié)果吻合；第二，我們的主板仿真結(jié)果比Intel CRB的結(jié)果要差，和我們之前分析和猜測(cè)吻合。那么，縮小L2,L3的長(zhǎng)度以后，仿真結(jié)果是不是會(huì)改善呢？由于PCB和Connector本身差異，我們的主板L2和L3最短只能縮小到410 mil左右，那么，PCB改善后的結(jié)果如何呢？仿真數(shù)據(jù)如下表?？梢钥闯鰜恚瑹o論Write和Read， D2的結(jié)果都有了改善，可是為什么還是和Intel CRB差異很大呢？表9 仿真結(jié)果對(duì)比再來對(duì)比Layout，Trace走線已經(jīng)找不出差異，之前沒有關(guān)注過的疊層(Stackup)成為最大的差異點(diǎn)，CRB為8層板，而我們的主板為18層板，而且我們的主板DDR走線靠近TOP層，這么大的疊層差異直接導(dǎo)致了PTH Via孔所造成的Stub長(zhǎng)度不同，同樣，DIMM插槽的針腳長(zhǎng)度差異也會(huì)造成Stub影響， mm, mm, 沒有找到相對(duì)應(yīng)的DIMM插槽模型，只能采用刪減或增加PCB疊層厚度來簡(jiǎn)單模擬DIMM插槽針腳長(zhǎng)度，減小主板DIMM插槽針腳長(zhǎng)度(采用Stackup變更來簡(jiǎn)單模擬) mm，仿真結(jié)果如下，已經(jīng)非常接近CRB的結(jié)果了。這個(gè)仿真雖然不是非常準(zhǔn)確，但是也是可以看出來Stub對(duì)信號(hào)質(zhì)量的影響。表10 最終仿真結(jié)果對(duì)比按照分析結(jié)果，縮短L2,L3的長(zhǎng)度，改為陣腳比較短的DIMM插槽（因?yàn)樵O(shè)計(jì)已經(jīng)基本定型，只能進(jìn)行小的改動(dòng)，沒有辦法把DDR走線移動(dòng)到靠近Bottom層的Layer），重新改版后，之前測(cè)試Fail的Margin提高了2~3 Step, 終于可以PASS了。至此，對(duì)于此Case的分析和仿真基本結(jié)束，DIMM to DIMM之間的長(zhǎng)度以及DIMM插槽針腳長(zhǎng)度（以及PTH VIA Stub）所造成的Stub對(duì)于提高信號(hào)Margin有一定的貢獻(xiàn)，所以在針對(duì)3DPC(DIMM per Channel)的設(shè)計(jì)，在設(shè)計(jì)初期，就應(yīng)該盡可能減小DIMM TO DIMM的長(zhǎng)度，對(duì)于板厚比較大的Case，盡可能把DDR走線靠近Bottom面，以減小Stub對(duì)信號(hào)質(zhì)量的影響。4小結(jié)DDR的設(shè)計(jì)，仿真，測(cè)試，一直以來都是大部分設(shè)計(jì)者比較關(guān)心的地方，也是讓大部分工程師比較頭疼的問題，首先從理論理解來說，DDR包含了很多技術(shù)難點(diǎn)，比如接口電路，比如Timing, Driver Strength, ODT等等概念都需要理解。其次從Layout角度來看，DDR不像串行總線一樣，只有幾對(duì)差分線，問題很容易定位，而DDR一旦出現(xiàn)問題，如果定位問題，成為眾多設(shè)計(jì)者感到棘手的問題，需要做大量的測(cè)試和實(shí)驗(yàn)。最后，從仿真角度來說，DDR的仿真也比串行總線的仿真復(fù)雜很多，需要考慮PCB，連接器，內(nèi)存條，還要考慮各種參數(shù)的設(shè)置等等。本文針對(duì)DDR設(shè)計(jì)中普遍存在的一些困惑，先是對(duì)DDR4的新技術(shù)和關(guān)鍵技術(shù)做了大概描述，然后介紹了DDR4目前的仿真方法，以及Intel對(duì)于DDR4的仿真Solution。最后通過一個(gè)Memory Margin的實(shí)際案例，介紹分析和解決問題的思