【正文】 ，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。 1給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試） Delay period setup – hold 1時(shí)鐘周期為T(mén),觸發(fā)器D1的寄存器到輸出時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿(mǎn)足什么條件。（華 T3setupT+T2max,T3holdT1min+T2min 1給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫(xiě)出決 定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 上海筆試試題） T+TclkdealyTsetup+Tco+Tdelay。 TholdTclkdelay+Tco+Tdelay。 1說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 上海筆試試題） 靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿(mǎn)足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。 動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門(mén)級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題； 1一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing。（威盛VIA 上海筆試試題） 關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改。 給出一個(gè)門(mén)級(jí)的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入， 使得輸出依賴(lài)于關(guān)鍵路徑。（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等。（未知） 2卡諾圖寫(xiě)出邏輯表達(dá)使。（威盛VIA 上海筆試試題） 2化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 卡諾圖化簡(jiǎn)：一般是四輸入，記住00 01 11 10順序， 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 2please show the CMOS inverter schmatic,layout and its cross sectionwith P well its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題circuit ） 2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子） 和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(zhǎng)比，使之對(duì)稱(chēng)，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等 2用mos管搭出一個(gè)二輸入與非門(mén)。（揚(yáng)智電子筆試） 2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit ） 2畫(huà)出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。（Infineon筆 畫(huà)出CMOS的圖，畫(huà)出towtoone mux gate。（威盛VIA 上海筆試試題） 3用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦－大唐筆試） input a,b。 output c。 assign c=a?(~b):(b)。 3畫(huà)出Y=A*B+C的cmos電路圖。（科廣試題） 3用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦－大唐筆試） 3畫(huà)出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子） 以上均為畫(huà)COMS電路圖，實(shí)現(xiàn)一給定的邏輯表達(dá)式， 3利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz39。（未知） x,y作為4選1的數(shù)據(jù)選擇輸入，四個(gè)數(shù)據(jù)輸入端分別是z或者z的反相，0，1 3給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門(mén)實(shí)現(xiàn)（實(shí)際上就是化 簡(jiǎn)）。 化成最小項(xiàng)之和的形式后根據(jù)~(~(A*B)*(~（C*D）))=AB+CD 3給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫(huà)出各點(diǎn)波形。 （Infineon筆試） 思路：得出邏輯表達(dá)式，然后根據(jù)輸入計(jì)算輸出 3為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什 么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 3用與非門(mén)等設(shè)計(jì)全加法器。（華為） 給出兩個(gè)門(mén)電路讓你分析異同。（華為）a)什么是Setup和Holdup時(shí)間？setup數(shù)據(jù)先于時(shí)鐘的最小時(shí)間holdup數(shù)據(jù)有效保持時(shí)間b)什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？電路時(shí)延造成的有用邏輯組合外的干擾信號(hào)判斷電路是否存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的一種方法是將電路輸出函數(shù)畫(huà)成卡諾圖分析增加冗余項(xiàng)的可以消除電路的冒險(xiǎn)c)請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？/Q接D，CK輸入，Q輸出。d)什么是線(xiàn)與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？在工程實(shí)踐中，有時(shí)需要將幾個(gè)門(mén)的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱(chēng)為線(xiàn)與邏輯集電極開(kāi)路門(mén)e)什么是同步邏輯和異步邏輯？電路中的存儲(chǔ)器件為時(shí)鐘控制觸發(fā)器，各觸發(fā)器共用同一時(shí)鐘信號(hào)為同步邏輯電路中的存儲(chǔ)器件可以是時(shí)鐘控制觸發(fā)器、非時(shí)鐘控制觸發(fā)器或延時(shí)器件，電路沒(méi)有統(tǒng)一的時(shí)鐘信號(hào)為異步邏輯。f)請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。不用畫(huà)圖了g)你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？不可以，TTL與COMS相互之間的電源電壓和輸入、輸出電平及電流不相同，它們之間的連接必須通過(guò)電平轉(zhuǎn)換或電流轉(zhuǎn)換電路可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a) 你所知道的可編程邏輯器件有哪些？FLEX8000MAX7000ATF1504…………….b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。QuadDTypeFlipfloplibraryIEEE。use***.all。entityHCT273isport(D:instd_logic_vector(7downto0)。Q:outstd_logic_vector(7downto0)。CLRBAR,CLK:instd_logic)。endHCT273。architectureVER1ofHCT273isbeginQ=(others=39。039。)when(CLRBAR=39。039。)elseDwhenrising_edge(CLK)elseunaffected。endVER1。設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？框圖SCH網(wǎng)絡(luò)表元件庫(kù)PCB線(xiàn)路板加工組裝調(diào)試評(píng)價(jià)改進(jìn)OK,應(yīng)注意的問(wèn)題太多了，檢查檢查再檢查！漢王筆試下面是一些基本的數(shù)字電路知識(shí)問(wèn)題，請(qǐng)簡(jiǎn)要回答之。a)什么是Setup和Holdup時(shí)間？b)什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？c)請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？d)什么是線(xiàn)與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？e)什么是同步邏輯和異步邏輯？f)請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。g)你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a)你所知道的可編程邏輯器件有哪些？b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？飛利浦－大唐筆試歸來(lái)1，用邏輯們和cmos電路實(shí)現(xiàn)ab+cd2.用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或3.給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。4.如何解決亞穩(wěn)態(tài)5.用verilog/vhdl寫(xiě)一個(gè)fifo控制器6.用verilog/vddl檢測(cè)stream中的特定字符串信威dsp軟件面試題～)DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一種DSP結(jié)構(gòu)圖2)說(shuō)說(shuō)定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說(shuō)出他們的區(qū)別）3）說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?）請(qǐng)寫(xiě)出【－8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。－揚(yáng)智電子筆試第一題：用mos管搭出一個(gè)二輸入與非門(mén)。第二題：集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。第三題：名詞IRQ,BIOS,USB,VHDL,SDR第四題：unix命令cpr,rm,uname第五題：用波形表示D觸發(fā)器的功能第六題：寫(xiě)異步D觸發(fā)器的verilogmodule第七題：WhatisPCChipset?第八題：用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器第九題：畫(huà)狀態(tài)機(jī)，接受1，2，5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。